-
公开(公告)号：KR1020000002810A
公开(公告)日：2000-01-15
申请号：KR1019980023728
申请日：1998-06-23
Applicant: 한국전자통신연구원
IPC: H01J9/02
Abstract: PURPOSE: A method for manufacturing a gate electrode of a field emission device containing a silicon tip is provided to use an optical contrast increasing material. CONSTITUTION: A method for manufacturing a gate electrode comprises: a first process depositing a poly silicon or an amorphous silicon(1) on a glass substrate(10) for depositing a gate insulating film(2) at a low temperature after forming a silicon tip(9); a second process depositing a gate electrode metal layer(3) for depositing a thin film(5) for a gate electrode masking on the metal layer; a third process forming a gate opening shape on a photoresist(6) as a magnetic array shape; and a fourth process patterning and etching the gate electrode after wet typed etching a part of a gate insulating oxidized film(2) using an etching liquid for exposing a tip.
Abstract translation: 目的：提供一种用于制造包含硅尖端的场致发射器件的栅电极的方法，以使用增加光学对比度的材料。 构成：用于制造栅电极的方法包括：在形成硅尖端之后在低温下沉积栅极绝缘膜（2）的玻璃基板（10）上沉积多晶硅或非晶硅（1）的第一工艺 （9）; 沉积栅电极金属层（3）的第二工艺，用于沉积用于金属层上的栅极电极的薄膜（5）; 在光致抗蚀剂（6）上形成作为磁性阵列形状的开口形状的第三工序; 以及使用用于暴露尖端的蚀刻液湿式蚀刻部分栅极绝缘氧化膜（2）之后，对栅电极进行图案化和蚀刻的第四工艺。
-
公开(公告)号：KR100233832B1
公开(公告)日：1999-12-01
申请号：KR1019960065746
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: H01L29/786
CPC classification number: H01L29/66606 , H01L21/2257 , H01L21/28114 , H01L21/76895 , H01L29/42376
Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 소오스/드레인을 자기정렬 방식 및 확산 방식으로 형성하여 드레인 전류의 바이어스 비대칭성을 줄이고, 얕은 접합을 이를 수 있게 하며, 그 면적을 최대한 줄일 수 있게 하는 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것이다.
-
公开(公告)号：KR100204037B1
公开(公告)日：1999-06-15
申请号：KR1019960062147
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
모스트랜지스터.
2. 발명이 해결하고자 하는 기술적 과제
소오스/드레인이 얕은 접합을 가지며 면적이 크게 줄어들고 드레인 전류의 비대칭성을 갖지 않으며, 게이트에 의한 단차 발생이 없는 모스 트랜지스터를 제공하는데 있다.
3. 발명의 해결 방법의 요지
실리콘 기판의 활성영역 상부에 패터닝된 게이트 전극과; 상기 게이트 전극의 양 측벽 부위의 상기 실리콘 기판에 불순물 확산으로 형성된 소오스/드레인 접합; 및 상기 소오스/드레인 표면으로부터 구비된 소자분리막의 상부로 연장되어 형성된 연결선용 폴리실리콘막을 포함하여, 소오스/드레인을 이온주입 및 열처리에 의해 형성하는 것이 아니고, 도핑된 연결선용 폴리실리콘막으로 부터의 확산에 의해 형성한다.
4. 발명의 중요한 용도
모스 트랜지스터를 구비하는 반도체 집적 회로-
公开(公告)号：KR100155536B1
公开(公告)日：1998-10-15
申请号：KR1019950017307
申请日：1995-06-24
Applicant: 한국전자통신연구원
IPC: H01L27/06 , H01L21/822
CPC classification number: H01L21/8249 , H01L27/0623
Abstract: 본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit : 이하, ASIC이라 약칭함)에 적합한 BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 그 특징은, 3층 구조로 되어 밑에서부터 차례로 p
- /n
+ /n
- 형 또는 n
- /p
+ /p
- 형으로 된 기판에 소정의 깊이와 소정의 넓이로 p-웰과 n-웰을 인접하게 형성하되, 웰들의 깊이가 p
- /n
+ /n
- 형의 기판인 경우에는 제3층인 n
- 층의 바닥까지의 깊이로, n
- /p
+ /p
- 형의 기판인 경우에는 제3층인 p
- 층의 바닥까지의 깊이로 p-웰과 n-웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키고, 앞으로 형성될 베이스 영역과 컬렉터 영역 사이를 분리시키는 제2 과정과, 상기 p-웰과 상기 n-웰에 각각 MOS 트랜지� �터를 형성시키기 위하여 게이트 영역을 정의하고, 기판의 제3층에 컬렉터/에미터 영역을 형성하는 제3과정 및 상기 제4과정에 의해 게이트 영역이 정의되고 컬렉터/에미터 영역이 형성된 기판에 NMOS 트랜지스터, PMOS 트랜지스터 및 바이폴라 트랜지스터를 형성하되, 사이드 월 스페이서를 이용하여 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 소스/드레인 영역의 면적을 줄여 기생용량을 줄이는 제4과정을 포함하는 데에 있고, 그 효과는 종래의 BiCMOS 소자보다 더 빠른 동작이 가능한 BiCMOS 소자를 제공하여 고속 고집적화와 저전력소비화를 촉진하는 데에 있다.-
公开(公告)号：KR1019980050464A
公开(公告)日：1998-09-15
申请号：KR1019960069287
申请日：1996-12-20
Applicant: 한국전자통신연구원
IPC: H01L27/02
Abstract: 아날로그 CMOS IC(집적회로: integrated circuits)에는 CMOS 소자와 수동소자(저항, 캐패시터 등)가 포함된다. 아날로그 CMOS IC를 제조하는 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 방법과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트 절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자과 다결정실리콘 캐패시터를 제작하는 방법이 있다. 후자의 방법은 저항 소자를 먼저 제작하고 CMOS 소자를 제작함으로서 수동소자를 제작할 때 CMOS 소자에 미치는 영향을 줄일 수 있지만, 전체 공정이 복잡해질 뿐만아니라 CMOS 소자의 균일성과 재현성에 문제가 발생된다. 전자는 CMOS 소자를 제작하고 수동소자를 제작하기 때문에 CMOS 소자의 특성의 재현성과 균일성이 우수하게 할 수 있으나, 수동소자를 제작할 때 CMOS 소자에 영향을 미칠 수 있게 된다.
따라서 본 발명에서는 아날로그 CMOS IC 제조공정에 있어서 CMOS 소자의 특성을 나쁘게 하지 않고 수동소자를 제작하는 방법에 관한 것이다. 이 방법은 CMOS 소자를 제작한 후에 산소나 기타 불순물이 투과되지 않는 질화막을 소자가 형성되는 전면에 증착후에 수동소자인 캐패시터가 형성되는 부분의 질화막을 제거하고 캐패시터 절연막을 형성한 다음에 저항과 다결정실리콘 캐패시터의 상층 전극인 다결정실리콘을 증착하여 수동소자를 제작하는 것이다. 이 방법은 캐패시터 절연막을 형성하기 위하여 다결정실리콘을 산화시키거나 저압화학증착법으로 절연막을 증착시킬 때 CMOS 소자 채널 가장자리에 산화막이 성장되거나 소자에 불순물이 도입되어 소자의 특성이 나빠지는 것을 억제할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019980037011A
公开(公告)日：1998-08-05
申请号：KR1019960055693
申请日：1996-11-20
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 금속배선용 박막의 형성방법에 관한 것으로, 특히, 반도체 소자의 금속배선용 박막으로 사용되는 알루미늄(Al)과 알루미늄/구리(AlCu) 박막의 건식식각시 부식을 방지할 수 있는 금속배선용 박막을 형성하는 방법에 관한 것이다. 본 발명에 따른 금속배선용 박막의 형성방법은, 반도체 제조공정중 금속배선공정에 있어서, 유기금속화학기상증착(Metal Organic Chemical Vapor Deposition: MOCVD)법에 의해 반도체 기판(1) 상에 알루미늄 또는 알루미늄/구리의 단결정 금속박막을 증착하는 과정을 포함하는 것을 특징으로 하며, 본 발명에 따르면, 금속배선용 박막의 건식식각후, 금속배선(5a)의 단면 형상이 종래기술과 달리 미끈하며, 건식식각후에도 금속배선(5a)이 전혀 부식되지 않으므로, 금속박막의 일렉트로마이그레이션(electro-migration) 현상을 억제하는 효과를 가져와, 배선의 전기적 신뢰성에 매우 좋은 효과가 있다.
-
-
公开(公告)号：KR1019960019707A
公开(公告)日：1996-06-17
申请号：KR1019940031321
申请日：1994-11-26
Applicant: 한국전자통신연구원
IPC: H01L27/092
Abstract: 본 발명은 고속, 초고집적 반도체 소자 제조를 위한 바이폴라(Bipolar)와 CMOS의 복합형 소자 제조 방법에 관한 것으로 특히 고속과 동시에 고집적을 요구하는 컴퓨터 및 통신용 집적회로에 응용 가능한 기술이다. 종래의 혼합형 소자에서는 혼합형 소자를 구성하는 PMOS 소자가 게이트 재료로서 n형의 다결정 실리콘을 사용하기 때문에 메몰 채널형(buried channel type) 트랜지스터로서 동작을 하게 된다.
이 경우 초고집적을 위하여 소자 크기(채널 길이)가 0.5㎛ 이하로 줄어들게 되면 누설전류 문제 등 “짧은 채널 효과(short channel effects)”가 발생하게 되어 더 이상 집적회로 제작에 응용할 수 없게 된다.
본 발명에서는 이와같은 문제를 해결하기 위하여 PMOS소자의 게이트 재료로서 바이폴라 베이스 전극으로 사용되는 P형의 다결정실리콘을 이용하여, PMOS 소자의 동작특성을 표면 채널형(surface channel type)으로 변환하였다. 이렇게 함으로서 PMOS소자의 최소 크기를 0.5㎛ 이하까지 줄일 수 있게 됨으로서 초고집적 집적회로의 제조가 가능하게 되었다.-
公开(公告)号：KR102256979B1
公开(公告)日：2021-05-27
申请号：KR1020150108835
申请日：2015-07-31
Applicant: 한국전자통신연구원
Abstract: 굴절률변화를정량적으로측정함으로써실시간으로유사연료유를판별할수 있는광학식유류성분센싱기술이개시된다. 본발명의일 실시예에따른광학식유류성분센서는광원부, 내측으로광이도파되도록구성되며, 광원부의광을수신하여출력하는기준광도파로, 내측으로광이도파되도록구성되며, 광원부의광을수신하여출력하고, 검사대상유류와일측이접촉되도록구성되는센싱광도파로, 기준광도파로에서출력되는기준광신호및 센싱광도파로에서출력되는검사광신호를수신하는수광부, 및기준광신호및 검사광신호의광신호특성을비교하여검사대상유류의성분을판별하는제어부를포함하는것을특징으로한다.
-
-
-
-
-
-
-
-
-
Search Results
142
records
(took 0.022 seconds)
