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公开(公告)号：KR100696189B1
公开(公告)日：2007-03-20
申请号：KR1020050038558
申请日：2005-05-09
Applicant: 한국전자통신연구원
IPC: G02F1/167
Abstract: 천연색 전기영동 디스플레이 및 그 제작방법이 제공된다. 본 발명은 하부막 위에 위치하며 일정 간격을 갖고 배치된 복수개의 하부 전극과, 복수개의 하부 전극 상에 배치된 제1 내지 제3 포토레지스트 챔버와, 제1 내지 제3 포토레지스트 챔버에 각각 수용되며 전기장에 차별적으로 동작하여 빨간색, 초록색, 파란색을 독립적으로 표시하는 제1 내지 제3 전자잉크, 그리고 제1 내지 제3 포토레지스트 챔버를 사이에 두고 복수개의 하부 전극과 마주하며 일정 간격을 갖고 배치된 복수개의 상부 전극을 포함한다.
전기영동 디스플레이, 전자잉크, 포토레지스트 시트, 칼라 표시-
公开(公告)号：KR1020070030475A
公开(公告)日：2007-03-16
申请号：KR1020050085167
申请日：2005-09-13
Applicant: 한국전자통신연구원
IPC: H01L29/786 , H01L21/336
CPC classification number: H01L51/052 , H01L51/0055 , H01L51/0545
Abstract: 본 발명은 저온 경화형 고분자 게이트 절연막 및 이를 이용한 유기 박막 트랜지스터에 관한 것이다. 본 발명에 따른 게이트 절연막은 아크릴레이트계 화합물, 안하이드라이드계 화합물 및 에폭시계 화합물로부터 저온에서 형성될 수 있으며, 저온 형성이 가능하기 때문에 선공정막에 미치는 영향이 최소화될 수 있고, 이렇게 형성된 게이트 절연막은 내화학성, 고내열성 및 우수한 표면 특성을 갖는다.
또한, 본 발명에 따른 게이트 절연막을 유기 활성막, 게이트 전극 및 소스-드레인 전극을 구비하는 유기 박막 트랜지스터에서 게이트 전극 상부에 형성시킴으로써 우수한 전기적 특성을 갖게 한다.
게이트 절연막, 저온 경화, 유기 박막 트랜지스터Abstract translation: 低温固化型聚合物栅极绝缘膜及使用其的有机薄膜晶体管本发明涉 根据本发明的栅极绝缘膜是基于丙烯酸酯的化合物，酸酐系化合物，并且可以在从环氧化合物的低温下形成，可以是形成，这样形成的栅极绝缘膜上最小化，因为它可以是冷seongong jeongmak冲击 具有耐化学性，高耐热性和优异的表面性能。
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公开(公告)号：KR1020060042560A
公开(公告)日：2006-05-15
申请号：KR1020040091257
申请日：2004-11-10
Applicant: 한국전자통신연구원
IPC: C08J5/22 , H01L29/786
CPC classification number: H01L51/052 , H01L51/0052
Abstract: 본 발명은 열경화성 유기고분자 게이트 절연막 조성물 및 이를 이용한 유기박막 트랜지스터를 개시한다. 본 발명에 따른 열경화성 유기고분자 게이트 절연막 조성물은 유기고분자 게이트 절연막 소재로써 폴리비닐 페놀에 열경화성 물질을 포함시켜 내화학성과 절연특성을 향상시킨 것이고, 유기박막 트랜지스터는 상기 조성물로부터 형성된 유기고분자 게이트 절연막을 구비한다.
본 발명에 따른 유기고분자 게이트 절연막 조성물은 유기 고분자에 열경화성을 부여하여 내화학성과 절연특성을 향상시키면서, 소자 특성이 향상된 막을 형성시킬 수 있다.
폴리비닐 페놀, 게이트 절연막, 열경화성, 유기박막 트랜지스터-
公开(公告)号：KR100516154B1
公开(公告)日：2005-09-21
申请号：KR1020030091339
申请日：2003-12-15
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명의 게이트스택 구조는, 채널영역을 갖는 반도체기판의 채널영역 위에 형성된 게이트절연막과, 게이트절연막 위에 배치되어 광이 조사되면 절연막에서 도전성막으로 성질이 변화되는 광도전성 유기절연막과, 그리고 광도전성 유기절연막 위에 배치된 투명전극막패턴을 구비한다.
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公开(公告)号：KR100491978B1
公开(公告)日：2005-05-27
申请号：KR1020030023213
申请日：2003-04-12
Applicant: 한국전자통신연구원
IPC: H01L27/10
CPC classification number: H01L45/06 , H01L45/1226 , H01L45/126 , H01L45/144 , H01L45/1683 , H01L45/1691
Abstract: 저 전력 동작이 가능한 상 변화 메모리 소자 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 따른 상변화 메모리 소자는 가열층으로 사용되는 제1전극과, 제1전극과 측방향으로 대향되는 제2전극, 및 제1전극과 제2전극의 사이에 도입되고 적어도 제1전극의 측면에 접촉하는 상변화 물질로 이루어진 메모리층을 포함하여 구성된다.
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Patent Agency Ranking
公开(公告)号：KR100461506B1
公开(公告)日：2004-12-14
申请号：KR1020020012670
申请日：2002-03-09
Applicant: 한국전자통신연구원
IPC: H01L21/8242
Abstract: PURPOSE: A method for etching a thin film and a method for manufacturing a transistor and a capacitor of a semiconductor device using the same are provided to be capable of simplifying manufacturing processes and preventing the damage of a lower layer and the generation of residues by simultaneously patterning a metal thin film and a ferroelectric thin film using a helicon plasma etching process. CONSTITUTION: After forming a lower structure at the upper portion of a semiconductor substrate(201), an SBT(SrxBi1-xTa2O9) thin film(202), a metal thin film(203), and a metal mask(204) are sequentially formed on the resultant structure. Then, the metal thin film and the SBT thin film are simultaneously patterned by carrying out a helicon plasma etching process using the metal mask as an etching mask.
Abstract translation: 目的：提供一种用于蚀刻薄膜的方法，以及使用该方法制造半导体器件的晶体管和电容器的方法，以能够简化制造工艺并且同时防止下层的损坏和残留物的产生 使用螺旋等离子体蚀刻工艺图案化金属薄膜和铁电薄膜。 构成：在半导体基板（201）的上部形成下部结构后，依次形成SBT（SrxBi1-xTa2O9）薄膜（202），金属薄膜（203）和金属掩模（204） 在所得到的结构上。 然后，通过使用金属掩模作为蚀刻掩模进行螺旋等离子体蚀刻工艺，同时对金属薄膜和SBT薄膜进行构图。
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公开(公告)号：KR1020040041262A
公开(公告)日：2004-05-17
申请号：KR1020020069434
申请日：2002-11-09
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A pixel array for a detector having a TFT(Thin Film Transistor) structure and a manufacturing method thereof are provided to be capable of preventing the attenuation of detected gas or infrared ray information in short time due to thermal conductivity. CONSTITUTION: A pixel array for a detector is provided with a semiconductor substrate(31) having an IC(Integrated Circuit) for reading, a detecting part separated from the semiconductor substrate as much as the height of an air gap, an insulating pillar(35a) for physically connecting the detecting part with the semiconductor substrate. Preferably, the pixel array further includes a protecting layer for enclosing the detecting part. Preferably, the insulating pillar and the protecting layer are made of a silicon nitride layer. Preferably, the detecting part includes a silicon layer, a gate isolating layer(38) on the silicon layer, a gate made of a detecting layer and an absorbing layer(40), a channel region(44) in the silicon layer, and a source/drain region(41a,42a) at both sides of the gate in the silicon layer.
Abstract translation: 目的：提供一种具有TFT（薄膜晶体管）结构的检测器的像素阵列及其制造方法，其能够防止由于导热性而在短时间内检测到的气体或红外线信息的衰减。 构成：用于检测器的像素阵列设置有半导体衬底（31），该半导体衬底（31）具有用于读取的IC（集成电路），与半导体衬底分开的与气隙高度相隔的检测部分，绝缘柱（35a ），用于将检测部件与半导体基板物理连接。 优选地，像素阵列还包括用于封装检测部分的保护层。 优选地，绝缘柱和保护层由氮化硅层制成。 优选地，检测部分包括硅层，硅层上的栅极隔离层（38），由检测层制成的栅极和吸收层（40），硅层中的沟道区（44）和 源极/漏极区（41a，42a），位于硅层的栅极两侧。
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公开(公告)号：KR1020020058899A
公开(公告)日：2002-07-12
申请号：KR1020000087031
申请日：2000-12-30
Applicant: 한국전자통신연구원
IPC: G11C11/22
CPC classification number: H01L27/11502
Abstract: PURPOSE: A single transistor ferroelectric memory device is provided, which minimizes a capacitance coupling by reducing a capacitance between adjacent wells, and minimizes an RC delay time by reducing a resistance of the well. CONSTITUTION: A p+ doped layer(402) is formed on an n silicon substrate(401), and a p well(403) is formed thereon. An n+ source/drain(404) is formed on a surface of the p well, and a ferroelectric transistor is constituted by stacking a ferroelectric thin film and a gate electrode on the p well between the source and the drain. And a p+ diffusion layer(408) is formed by being separated from the source/drain by a field oxide(407b) on the surface of the p well. A metal layer(410) is contacted to the n+ source/drain and the p+ diffusion layer through an interlayer insulation film(409) respectively. A trench oxide(411) is formed into a fixed depth of the n silicon substrate by penetrating the p+ doped layer from the surface of the p well. Because a pulse voltage is applied to each port independently by the trench oxide, an electrical disturb from a device array of an adjacent column is prevented during a read/write operation.
Abstract translation: 目的：提供单晶体管铁电存储器件，其通过减小相邻阱之间的电容来最小化电容耦合，并且通过降低阱的电阻来最小化RC延迟时间。 构成：在n硅衬底（401）上形成p +掺杂层（402），并在其上形成p阱（403）。 在p阱的表面上形成n +源极/漏极（404），并且通过在源极和漏极之间的p阱上堆叠铁电薄膜和栅极电极来构成铁电晶体管。 并且通过在p阱的表面上的场氧化物（407b）与源极/漏极分离而形成p +扩散层（408）。 金属层（410）分别通过层间绝缘膜（409）与n +源极/漏极和p +扩散层接触。 通过从p阱的表面穿透p +掺杂层，将沟槽氧化物（411）形成为n硅衬底的固定深度。 由于脉冲电压被沟槽氧化物独立地施加到每个端口，所以在读/写操作期间防止来自相邻列的器件阵列的电干扰。
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公开(公告)号：KR1020020033301A
公开(公告)日：2002-05-06
申请号：KR1020000063959
申请日：2000-10-30
Applicant: 한국전자통신연구원
IPC: G11C11/22
CPC classification number: G11C11/2273 , G11C5/025 , G11C7/12 , G11C11/2253 , G11C11/2275 , G11C11/2297
Abstract: PURPOSE: A single transistor ferroelectric memory and a method for driving the same are provided to prevent a write disturbing effect of a non-selected cell by a word line. CONSTITUTION: A main control portion(50) is used for generating basic control signals of a single transistor ferroelectric memory. A word line control portion(52) and a source line control portion(53) are used for selecting particular cells according to input addresses and generating voltages for selected cells. A read voltage generation portion(51) is used for generating a read voltage when a read operation is performed. A word line selection portion(54) is used for applying selectively the voltage to the selected word line. A multitude of word line, a multitude of bit line, a source line, and a ferroelectric transistor are formed on a memory cell array(55). A bit line control portion(56) is used for determining a type of memory output. A sense amplifier portion(57) is used for sensing the voltage of the selected cell and the voltage of non-selected cell when the read operation is performed.
Abstract translation: 目的：提供单晶体管铁电存储器及其驱动方法，以通过字线来防止未选择的单元的写入干扰效应。 构成：主控制部分（50）用于产生单晶体管铁电存储器的基本控制信号。 字线控制部分（52）和源极线控制部分（53）用于根据输入的地址选择特定的单元并产生所选择的单元的电压。 读取电压产生部分（51）用于在执行读取操作时产生读取电压。 字线选择部分（54）用于选择性地将电压施加到所选择的字线。 多个字线，多个位线，源极线和铁电晶体管形成在存储单元阵列（55）上。 位线控制部分（56）用于确定存储器输出的类型。 当执行读取操作时，读出放大器部分（57）用于感测所选择的单元的电压和非选择单元的电压。
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110.发明公开스트론튬 바륨 비스무스 탄탈륨 산화물 강유전체막 및 그형성 방법과 스트론튬 바륨 비스무스 탄탈륨 산화물강유전체막을 구비하는 커패시터 无效SR-BA-BI-TA氧化物电磁膜，用于制备膜和电容器与SR-BA-BI-TA氧化物电解膜的方法
公开(公告)号：KR1020010055133A
公开(公告)日：2001-07-04
申请号：KR1019990056217
申请日：1999-12-09
Applicant: 한국전자통신연구원
IPC: H01L27/105
Abstract: PURPOSE: An Sr-Ba-Bi-Ta oxide ferroelectric film, a method for manufacturing the film and a capacitor providing Sr-Ba-Bi-Ta-oxide ferroelectric film are provided to form a phase in the low temperature relatively, lower a leakage current and acquire the characteristic of fatigue-free. CONSTITUTION: The ferroelectric film(22) includes elements, Sr, Ba, Bi, Ta and O. The ferroelectric film(22) is (SrxBa1-x)Bi2Ta2O9 film(the x is a real number and bigger than 0 and smaller than 1). The method includes fourth steps. The first step is to prepare a starting solution including elements, Ba, Sr, Bi, Ta and O. The second step is to form a film on a substrate by coating the solution. The third step is to dry the film formed on the substrate. The fourth step is to form a ferroelectric film(22) by performing a thermal treatment for crystallizing the film formed on the substrate.
Abstract translation: 目的：提供Sr-Ba-Bi-Ta氧化物铁电薄膜，制造薄膜的方法和提供Sr-Ba-Bi-Ta-oxide铁电薄膜的电容器，以相对低温形成相位，降低泄漏 获得无疲劳的特点。 构成：铁电体膜（22）包括Sr，Ba，Bi，Ta和O.元素。铁电体膜（22）为（SrxBa1-x）Bi2Ta2O9膜（x为实数，大于0且小于1 ）。 该方法包括第四步骤。 第一步是制备包括元素Ba，Sr，Bi，Ta和O的起始溶液。第二步是通过涂覆溶液在基材上形成膜。 第三步是干燥在基板上形成的膜。 第四步骤是通过进行热处理使形成在基板上的膜结晶而形成铁电体膜（22）。
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