公开(公告)号：KR1020080081656A

公开(公告)日：2008-09-10

申请号：KR1020070021966

申请日：2007-03-06

Applicant: 한국전자통신연구원 ,  충북대학교 산학협력단

Inventor： 유병곤 ,  양병도 ,  이승윤 ,  박영삼 ,  윤성민 ,  이남열

IPC: G11C13/02

CPC classification number: G11C13/0069 ,  G11C7/1051 ,  G11C7/1078 ,  G11C13/0004 ,  G11C13/004 ,  G11C2207/2227

Abstract: An apparatus and a method for writing power reduction in a phase change memory by selective data writing are provided to reduce write power by removing power consumption in writing data in the phase change memory. An input part receives data to be written in a phase change memory(404). A read part(402) reads data stored in the phase change memory to be written with the inputted data. A comparison part(401) compares the inputted data with the stored data. A write part(403) stores a part of the inputted data different from the stored data into the cell position of the phase change memory when the inputted data is not equal to the stored data.

Abstract translation: 提供一种通过选择性数据写入在相变存储器中写入功率降低的装置和方法，以通过消除在相变存储器中写入数据的功耗来降低写入功率。 输入部分接收要写入相变存储器的数据（404）。 读取部分（402）读取存储在相变存储器中的数据，以写入输入的数据。 比较部分（401）将输入的数据与存储的数据进行比较。 当输入的数据不等于存储的数据时，写入部分（403）将与存储的数据不同的输入数据的一部分存储到相变存储器的单元位置。

公开(公告)号：KR100842274B1

公开(公告)日：2008-06-30

申请号：KR1020060123401

申请日：2006-12-06

Applicant: 한국전자통신연구원

Inventor： 박영삼 ,  이승윤 ,  윤성민 ,  이남열 ,  유병곤

IPC: H01L21/8247 ,  H01L27/115

Abstract: 리셋 전류의 크기를 줄일 수 있는 상변화 메모리 소자 및 그 제조방법을 개시한다. 본 발명에 따른 상변화 메모리 소자는 반도체 기판 위의 하부전극; 상기 하부전극 위의 제1 절연 패턴; 상기 제1 절연 패턴 위에서 상기 하부전극 위까지 연장되어 있되, 일측면이 상기 제1 절연 패턴 위에 놓여있는 발열전극; 상기 발열전극층 위에서 상기 발열전극과 동일한 패턴을 형성하고 있는 제2 절연 패턴; 상기 제2 절연 패턴 위에서 상기 제1 절연 패턴 위까지 연장되어 있되, 일부가 상기 제1 절연 패턴 위의 상기 발열전극의 일측면과 접하는 상변화층 패턴; 상기 상변화층 패턴과 전기적으로 연결된 콘택; 및 상기 콘택에 의하여 상기 상변화층 패턴과 전기적으로 연결되는 상부전극을 포함한다. 본 발명의 상변화 메모리 소자는 하부전극 위에 제1 절연패턴를 도입하여 발열전극이 측면을 통하여 상변화층 패턴과 접촉하도록 함으로써 발열전극과 상변화층 패턴의 접촉면적을 감소시켜 리셋전류를 감소시킬 수 있다. 한편, 발열전극의 일부는 절연패턴 위에서 측면을 통하여 상변화층 패턴과 접촉하고 발열전극의 다른 일부는 하부전극과 접촉하므로, 발열전극을 하부전극에 접속시키기 위한 별도의 콘택이 요구되지 않는다.
상변화 메모리 소자, 리셋전류, 절연 패턴, 발열전극, 상변화층 패턴

公开(公告)号：KR1020070061053A

公开(公告)日：2007-06-13

申请号：KR1020060038331

申请日：2006-04-27

Applicant: 한국전자통신연구원

Inventor： 이승윤 ,  류상욱 ,  윤성민 ,  박영삼 ,  최규정 ,  이남열 ,  유병곤

IPC: H01L27/10 ,  H01L27/105 ,  H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0635 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/008 ,  G11C2213/79 ,  H01L21/8249 ,  H01L27/2445 ,  H01L45/06 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  Y10S438/947

Abstract: An embedded phase-change memory and its fabricating method are provided to realize a multifunctional SOC(System-On-Chip) by using a bipolar transistor as a cell transistor. A bipolar transistor, a phase-change memory device, and a MOS transistor are disposed adjacently from each other on a substrate(100). The bipolar transistor, the phase-change memory device, and the MOS transistor are electrically connected to each other. The bipolar transistor includes a base(130) which is formed with SiGe which is disposed on a collector(104). The thickness of the base is 50 to 200 nm. The phase change memory device includes a phase change material layer and a heating layer. An amorphous state and a crystalline state of the phase change material layer are transformed reversibly by current. The heating layer comes in contact with a lower part of the phase change material layer.

Abstract translation: 提供嵌入式相变存储器及其制造方法，通过使用双极晶体管作为单元晶体管来实现多功能SOC（片上系统）。 双极晶体管，相变存储器件和MOS晶体管彼此相邻地设置在衬底（100）上。 双极晶体管，相变存储器件和MOS晶体管彼此电连接。 双极晶体管包括由SiGe形成的基极（130），SiGe设置在集电极（104）上。 碱的厚度为50〜200nm。 相变存储器件包括相变材料层和加热层。 相变材料层的非晶状态和结晶状态通过电流可逆地变换。 加热层与相变材料层的下部接触。

公开(公告)号：KR100670782B1

公开(公告)日：2007-01-17

申请号：KR1020040090920

申请日：2004-11-09

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L21/3065 ,  H01L27/115

Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상부에 상변화 재료로 이용되는 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 형성하는 것을 포함한다. 이어서, 본 발명은 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비가 10% 내지 80%인 식각 가스나, 아르곤과 불화 메탄의 혼합 가스에 대한 불화 메탄 가스의 비(CHF
3 /Ar+CHF
3 )가 10% 내지 60%인 식각 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 상기 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 건식 식각하여 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금 패턴을 형성하는 것을 포함한다.

公开(公告)号：KR100639999B1

公开(公告)日：2006-11-01

申请号：KR1020050078388

申请日：2005-08-25

Applicant: 한국전자통신연구원

Inventor： 박영삼 ,  류상욱 ,  윤성민 ,  이남열 ,  최규정 ,  이승윤 ,  유병곤

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR1020060042314A

公开(公告)日：2006-05-12

申请号：KR1020040090920

申请日：2004-11-09

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  류상욱 ,  신웅철 ,  이남열 ,  유병곤

IPC: H01L21/3065 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/144

Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상부에 상변화 재료로 이용되는 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 형성하는 것을 포함한다. 이어서, 본 발명은 식각 가스로 아르곤과 염소의 혼합가스 또는 아르곤과 불화메탄의 혼합가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 상기 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 건식 식각하여 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금 패턴을 형성하는 것을 포함한다. 이에 따라, 본 발명은 상술한 식각 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 용이하게 건식 식각할 수 있고, 실리콘 산화막이나 티타늄 질화막과도 높은 식각 선택비를 얻을 수 있다.

公开(公告)号：KR1020040088837A

公开(公告)日：2004-10-20

申请号：KR1020030023213

申请日：2003-04-12

Applicant: 한국전자통신연구원

Inventor： 조성목 ,  류상욱 ,  유인규 ,  윤성민 ,  김귀동 ,  이남열 ,  유병곤

IPC: H01L27/10

CPC classification number: H01L45/06 ,  H01L45/1226 ,  H01L45/126 ,  H01L45/144 ,  H01L45/1683 ,  H01L45/1691

Abstract: PURPOSE: A phase change memory element and a method for manufacturing the same are provided to accomplish low power operation and to improve uniformity by controlling the volume of a phase change region according to the thickness of the first electrode. CONSTITUTION: Electrode patterns(20,30) are formed on the first insulating layer(10). The second insulating layer(50) is formed on the electrode patterns. A contact hole is formed to isolate the first electrode(41) for using the electrode pattern as a heating layer and the second electrode(42) through the second insulating layer and the electrode pattern. A memory layer(65) made of phase change material is formed to contact the sides of the first and second electrode in the contact hole.

Abstract translation: 目的：提供相变存储元件及其制造方法，以通过根据第一电极的厚度控制相变区域的体积来实现低功率操作和改善均匀性。 构成：在第一绝缘层（10）上形成电极图案（20,30）。 第二绝缘层（50）形成在电极图案上。 形成接触孔，以将第一电极（41）用作电极图案作为加热层，而第二电极（42）穿过第二绝缘层和电极图案。 形成由相变材料制成的记忆层（65），以与接触孔中的第一和第二电极的侧面接触。

公开(公告)号：KR100819061B1

公开(公告)日：2008-04-03

申请号：KR1020070021967

申请日：2007-03-06

Applicant: 한국전자통신연구원 ,  충북대학교 산학협력단

Inventor： 유병곤 ,  양병도 ,  이승윤 ,  윤성민 ,  박영삼 ,  이남열

IPC: G11C13/02 ,  G11C7/10 ,  G11C5/14

CPC classification number: G11C7/1006 ,  G11C13/0004 ,  G11C13/0038 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2211/5647 ,  G11C5/14 ,  G11C7/1096

Abstract: An apparatus and a method for writing data in a phase change memory by using write power calculation and data inversion function are provided to reduce power consumption for writing data on the phase change memory, by storing data with lower power consumption between write power in case of storing input data and write power in case of inverting and storing the input power. An input part(101) receives data to be written into a phase change memory. A read part(104) reads data stored on a cell position(110) of the phase change memory. An original data power calculation part(102) calculates total power consumption value for writing bits different from the previously stored data among the inputted data on the basis of power consumption value according to each bit value of the phase change memory, by comparing the inputted data with the read-out data per bit. An inversion data power calculation part(103) calculates total power consumption value for writing bits different from the previously stored data among the inverted data on the basis of the power consumption value according to each bit value of the phase change memory, by inverting the inputted data and then comparing the inverted data with the previously stored data per bit. A write part(105) stores smaller total power consumption value, by comparing the total power consumption value for the inputted data with the total power consumption value for the inverted data on the cell position of the phase change memory to be written.

Abstract translation: 提供一种通过使用写功率计算和数据反转功能在相变存储器中写入数据的装置和方法，以通过在写入功率之间存储具有较低功耗的数据来减少在相变存储器上写入数据的功耗 在反相和存储输入功率的情况下存储输入数据和写入功率。 输入部（101）接收要写入相变存储器的数据。 读取部分（104）读取存储在相变存储器的单元位置（110）上的数据。 原始数据功率计算部分（102）通过比较输入的数据，根据相位变换存储器的每个位值，根据功耗值计算输入的数据中不同于先前存储的数据的总功耗值 每位读出数据。 反转数据功率计算部（103）通过根据输入的相位变换存储器的每个比特值，根据功耗值来计算在反转数据中写入与先前存储的数据不同的比特的总功耗值 然后将反相数据与先前存储的每位数据进行比较。 写入部分（105）通过将输入数据的总功耗值与反相数据的总功耗值比较来写入相变存储器的单元位置来存储较小的总功耗值。

公开(公告)号：KR100809437B1

公开(公告)日：2008-03-05

申请号：KR1020070019902

申请日：2007-02-27

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  이승윤 ,  박영삼 ,  이남열 ,  유병곤

IPC: H01L27/115

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1683

Abstract: A phase change memory device having a blocking layer between an upper electrode layer and a phase change layer and a method for manufacturing the same are provided to reduce power consumption by forming the blocking layer with a silicon-based material layer and a metal oxide layer having low thermal conductivity. A lower electrode layer(102) is formed on a substrate(100). A heating electrode layer(104) is formed on the lower electrode. A phase change layer(110) is formed on the heating electrode layer. A blocking layer(112) is formed on the phase change layer. The blocking layer is made of a silicon-based material layer or a metal oxide layer. A tunneling current flows electrically and directly through the blocking layer. An upper electrode layer(118) is formed on the blocking layer. The blocking layer formed between the phase change layer and the upper electrode layer shields the phase change layer from the upper electrode layer, physically and chemically. The silicon-based material layer of the blocking layer is made of a silicon-based oxide layer or a silicon-based nitride layer.

Abstract translation: 提供了具有上电极层和相变层之间的阻挡层的相变存储器件及其制造方法，以通过用硅基材料层和金属氧化物层形成阻挡层来降低功耗，所述硅基材料层和金属氧化物层具有 导热系数低 在基板（100）上形成下电极层（102）。 在下电极上形成加热电极层（104）。 在加热电极层上形成相变层（110）。 在相变层上形成阻挡层（112）。 阻挡层由硅基材料层或金属氧化物层制成。 隧道电流电流并直接通过阻挡层。 在阻挡层上形成上电极层（118）。 形成在相变层和上电极层之间的阻挡层物理和化学地将相变层从上电极层屏蔽。 阻挡层的硅基材料层由硅基氧化物层或硅基氮化物层制成。

公开(公告)号：KR100779099B1

公开(公告)日：2007-11-27

申请号：KR1020060120078

申请日：2006-11-30

Applicant: 한국전자통신연구원

Inventor： 윤성민 ,  최규정 ,  유병곤 ,  이승윤 ,  박영삼 ,  이남열 ,  류상욱

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L21/67069 ,  H01L45/141

Abstract: A method for manufacturing a phase-change memory device having a GST chalcogenide pattern is provided to form easily the GST chalcogenide pattern having a size of 100nm and less by performing a dry-etch process using a helicon plasma dry-etch apparatus. A GST chalcogenide layer used as a phase-change material is formed on the upper surface of a semiconductor substrate(200). A hard mask pattern is formed on the GST chalcogenide layer. A hard mask pattern is formed on the GST chalcogenide layer. A helicon plasma dry-etch apparatus performs a dry-etch process by using a mixed gas of an argon gas as an etch gas and a tetrafluorocarbon gas. The GST chalcogenide layer is etched by using a hard mask pattern having high etch selectivity to the GST chalcogenide layer, in order to form a GST chalcogenide pattern(202a).

Abstract translation: 提供了具有GST硫族化物图案的相变存储器件的制造方法，通过使用螺旋等离子体干蚀刻设备进行干蚀刻工艺，容易地形成尺寸为100nm以下的GST硫族化物图案。 在半导体衬底（200）的上表面上形成用作相变材料的GST硫族化物层。 在GST硫族化物层上形成硬掩模图案。 在GST硫族化物层上形成硬掩模图案。 螺旋等离子体干蚀刻装置通过使用氩气作为蚀刻气体和四氟化碳气体的混合气体进行干法蚀刻工艺。 通过使用对GST硫族化物层具有高蚀刻选择性的硬掩模图案来蚀刻GST硫族化物层，以便形成GST硫族化物图案（202a）。