公开(公告)号：CN102017092B

公开(公告)日：2012-10-03

申请号：CN200980115233.3

申请日：2009-07-31

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： M·布鲁卡特 ,  M·米热特 ,  S·莫利纳里 ,  E·内雷

IPC: H01L21/304

CPC classification number: H01L21/304 ,  H01L21/76256 ,  H01L25/50 ,  H01L2225/06513 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了冲切结构(500)的方法，该结构(500)包括键合到第二晶片(300)的第一晶片(200)，该第一晶片(200)具有削边。该方法包括在包含该第一晶片(101)的厚度(e1)的第一深度(Pd1)以及距离该第一晶片(101)的边缘的第一宽度(ld1)上执行的第一冲切步骤(S4)。也在至少包含该第一晶片(101)的厚度(e1)的第二深度(Pd2)以及小于第一宽度(ld1)的第二宽度(ld2)上执行第二冲切步骤(S5)。

公开(公告)号：CN102349149A

公开(公告)日：2012-02-08

申请号：CN201080011159.3

申请日：2010-03-04

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： A·卡斯泰 ,  M·布鲁卡特

IPC: H01L21/762

CPC classification number: H01L21/2007

Abstract: 一种制造复合结构的方法，包括在第一衬底(100)的一面上制造第一层微元件(110)的制造步骤，在制造所述微元件(110)的过程中，所述第一衬底贴合地固定在第一支撑件(121)的固定表面(121a)上；还包括将第一衬底(100)的包含该层微元件(110)的面键合到第二衬底(200)上的键合步骤。在所述键合步骤期间，第一衬底(100)贴合地固定在第二支撑件(221)上，该第二支撑件(221)的固定表面(221a)的平面度小于或等于在第一层微元件(110)的制造过程中采用的第一支撑件(120)的平面度。

公开(公告)号：CN102326246A

公开(公告)日：2012-01-18

申请号：CN201080008818.8

申请日：2010-02-11

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： G·里乌 ,  D·朗德吕

IPC: H01L21/762

CPC classification number: H01L21/76264 ,  H01L21/76243

Abstract: 本发明涉及一种在混合衬底上制造元件的方法。该方法包括以下步骤：提供绝缘体上半导体(SeOI)类型的衬底(1)，该衬底(1)包括支撑衬底(11)和薄层(13)之间的掩埋氧化物层(12)，在所述衬底(1)中形成多个沟道(3，3’)，该沟道在所述薄层(13)的自由表面(130)上开口，并且在穿过所述薄层(13)和所述掩埋氧化物层(12)的深度上延伸，所述初级沟道(3，3’)界定所述SeOI衬底(1)的至少一个岛(30)，在所述初级沟道(3，3’)的内部形成掩模(4)，并作为覆盖所述薄层(13)的所述自由表面(130)的位于所述岛(30)的外部的区的层，接着进行热处理，用于分解所述岛(30)上出现的掩埋氧化物层，从而减小其厚度。

公开(公告)号：CN102272912A

公开(公告)日：2011-12-07

申请号：CN201080004225.4

申请日：2010-01-14

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·拉贾赫布兰切德

IPC: H01L21/66

CPC classification number: H01L21/76251 ,  H01L22/14

Abstract: 本发明涉及一种包括“绝缘体上半导体”型衬底(1)的支撑衬底(2)上的电连接触头的测试方法。该方法的特征在于包括下列步骤：a)获取“绝缘体上半导体”型衬底(1)，所述“绝缘体上半导体”型衬底(1)包括完全被绝缘体层(3)覆盖的支撑衬底(2)和有源层(4)，所述绝缘体层(3)的一部分(31)隐埋在所述有源层和所述支撑衬底(2)的前表面(21)之间，b)去除所述绝缘体层(3)在所述支撑衬底(2)的前表面(21)的外周延伸和/或在其后表面(22)上延伸的部分，以便划定出所述支撑衬底(2)的至少一个无绝缘体的可及区域(210)，同时在所述后表面上保留所述绝缘体层的至少一部分(321)，c)对所述可及区域(210)施加电压，以便制造所述电连接触头。

公开(公告)号：CN101147253B

公开(公告)日：2011-10-12

申请号：CN200680009219.1

申请日：2006-03-23

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： F·勒泰特 ,  B·吉斯兰 ,  I·凯尔富尔克

IPC: H01L21/762

CPC classification number: H01L21/76254 ,  H01L21/76251

Abstract: 本发明涉及一种制造包括至少一种半导体材料的，应用于微电子学、光电子学、光学等领域的结构的工艺。本发明的方法包括下列步骤：向第一材料构成的承载(10)上配备由与第一材料不同的第二材料制成的单晶薄层(22)，该层被转移到承载上；并执行至少强化薄层和承载之间的结合界面(12)的预定热处理。本方法特征在于，作为第一和第二材料的热膨胀系数的差的函数，以及上述预定热处理参数的函数来选择薄膜厚度(e1)，使得热处理在承载/转移薄层组件上施加的应力不使组件受到影响。本发明的特征还在于，包括在薄层上以单晶态沉积第二材料的附加厚度(22’)的附加步骤。本发明适用于生产包括厚的有用层的异质衬底。

公开(公告)号：CN102187451A

公开(公告)日：2011-09-14

申请号：CN200980141442.5

申请日：2009-10-29

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： D·朗德吕

IPC: H01L21/762

CPC classification number: H01L21/76254

Abstract: 一种用于制造堆叠的UTBOX型半导体结构的方法，所述方法包括：a)在施主衬底上形成电绝缘体层，b)通过绝缘体层向施主衬底中引入元素，c)在被称为最终衬底的第二衬底上形成电绝缘体层，d)键合两个衬底，两个绝缘体层限制水的扩散并且形成埋入两个衬底之间的厚度小于50nm的绝缘体层，在键合过程中，施主氧化物层的厚度至少等于键合氧化物层的厚度。

公开(公告)号：CN102119440A

公开(公告)日：2011-07-06

申请号：CN200980131338.8

申请日：2009-09-21

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·维提泽 ,  F·格里蒂 ,  E·吉奥特 ,  O·科农丘克 ,  D·朗德吕

IPC: H01L21/762

CPC classification number: H01L21/76254 ,  H01L21/76256 ,  H01L2224/05124 ,  H01L2924/00014

Abstract: 本发明涉及一种处理绝缘体上半导体型结构的方法，所述绝缘体上半导体型结构连续包括支撑衬底(1)、氧化物层(2)和薄半导体层(3)，所述方法包括下列步骤：(a)在薄半导体层(3)上形成氮化硅或氮氧化硅掩膜(4)，从而在所述层(3)的表面确定所谓的暴露区域(3a)，所述暴露区域(3a)未被掩膜(40)覆盖，并且以所需图案设置，(b)在中性或受控的还原气氛中以及在受控的温度和时间条件下进行热处理，从而引发氧化物层(2)中的至少一部分氧扩散穿过薄半导体层(3)，由此导致在氧化物层的对应于所述所需图案的区域(2a)中在氧化物的厚度上的受控还原。在步骤(a)中，形成掩膜(4)，从而至少部分的将其埋入在薄半导体层(3)的厚度中。

公开(公告)号：CN102099894A

公开(公告)日：2011-06-15

申请号：CN200980128003.0

申请日：2009-07-23

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·阿雷纳

IPC: H01L21/18 ,  H01L21/762 ,  H01L33/00

CPC classification number: H01L29/2003 ,  H01L21/187 ,  H01L21/76254 ,  H01L33/0079

Abstract: 一种制造半导体器件或结构的方法，包括在一温度下将半导体材料层键合到另一材料，以及随后改变半导体材料层的温度。另一材料可以被选择为具有如下的热膨胀系数，即在半导体材料层的温度改变时，受控的和/或选择的晶格参数被赋予或保持在半导体材料层中。在一些实施例中，半导体材料层可以包括III-V型半导体材料，例如铟镓氮。在这样的方法中形成新的中间结构。工程衬底包括半导体材料层，该半导体材料层在室温下具有的平均晶格参数接近之前在高温下得到的半导体材料层的平均晶格参数。

公开(公告)号：CN102047387A

公开(公告)日：2011-05-04

申请号：CN200980120417.9

申请日：2009-04-30

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： R·T·小贝尔特拉姆

IPC: H01L21/205

CPC classification number: H01L21/67248 ,  C23C16/44 ,  C23C16/481 ,  C30B25/08 ,  H01L21/67115

Abstract: 本发明提供一种改进的CVD反应器子系统，其包括模块化的反应器外罩和功能模块。模块化的反应器外罩可容纳市售的冷壁CVD反应室，功能模块可被设置在反应器外罩上以使反应室具备执行CVD处理所必需的功能。优选的功能模块包括用于向CVD反应室提供热量的模块以及用于测量CVD反应室内部状况的模块。本发明还提供用于配置这种CVD反应器子系统的方法，特别是配置子系统使其最优地执行特定的CVD处理的方法，以及用于执行这种配置的配套元件。有利地，本发明允许单一CVD反应器子系统被重新配置和重新设置，使其可以最优地执行几种不同的CVD处理。

公开(公告)号：CN101192510B

公开(公告)日：2011-03-23

申请号：CN200710186828.0

申请日：2007-11-22

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： W·林

IPC: H01L21/00 ,  H01L21/30 ,  H01L21/306 ,  H01L21/20 ,  H01L21/762 ,  H01L21/84

CPC classification number: H01L21/02636

Abstract: 本发明涉及改善半导体衬底表面的方法，所述的表面至少包含部分硅。本发明的目的是提供改善半导体硅衬底表面的方法，所述的表面至少包含部分硅，其中用该方法使半导体衬底表面或其内部的缺陷能得以真正修复，以提供具有高表面性能的半导体衬底。本发明的目的用上述类型的方法能够达成，其中该方法包括沉积步骤，其包括在所述的半导体衬底表面的至少一个孔中进行选择性外延沉积。