적층형칩인덕터
    111.
    发明授权
    적층형칩인덕터 失效
    堆叠式芯片电感

    公开(公告)号:KR100317116B1

    公开(公告)日:2002-04-24

    申请号:KR1019980055593

    申请日:1998-12-17

    Abstract: 적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고, 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,
    상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다. 상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다. 상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.
    이와 같이 이루어져 있는 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.

    적층형칩인덕터
    112.
    发明公开
    적층형칩인덕터 失效
    芯片电感器

    公开(公告)号:KR1020000040048A

    公开(公告)日:2000-07-05

    申请号:KR1019980055593

    申请日:1998-12-17

    CPC classification number: H01F17/0013 H01F27/34

    Abstract: PURPOSE: A chip inductor is provided to reducing the manufacturing cost of the chip inductor by removing the marking of the displaying section. CONSTITUTION: A chip inductor comprises at least one first ceramic sheet(105,107,109), a plurality of second ceramic sheet(101,103), at least one third ceramic sheet(111,113,115,117), and at least one through-holes(101c,103c). A conductive pattern is formed in the first ceramic sheet(105,107,109), and the conductive pattern is electrically connected to the conductive pattern of the ceramic sheet. The second ceramic sheet(101,103) are stacked above and under the first ceramic sheet(105,107,109), and are electrically connected to the conductive pattern. The third ceramic sheets(111,113,115,117) are stacked above and under the first and second ceramic sheet(105,107,109,101,103).

    Abstract translation: 目的:提供芯片电感器,通过去除显示部分的标记来降低芯片电感器的制造成本。 构成:芯片电感器包括至少一个第一陶瓷片(105,107,109),多个第二陶瓷片(101,103),至少一个第三陶瓷片(111,113,115,117)和至少一个通孔(101c,103c)。 在第一陶瓷片(105,107,109)中形成导电图案,并且导电图案电连接到陶瓷片的导电图案。 第二陶瓷片(101,103)在第一陶瓷片(105,107,109)的上方和下方堆叠,并且与导电图案电连接。 第三陶瓷片(111,113,115,117)堆叠在第一和第二陶瓷片(105,107,109,101,103)的上方和下方。

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