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公开(公告)号：KR1020020073997A
公开(公告)日：2002-09-28
申请号：KR1020010014050
申请日：2001-03-19
Applicant: 삼성전자주식회사
IPC: H03K3/037
CPC classification number: H03K3/356139 , H03K3/012
Abstract: PURPOSE: A flip flop of a semiconductor device is provided, which reduces a skew between input signals, and prevents a setup/hold margin from being reduced. CONSTITUTION: The flip flop(111) comprises the first input port(121) inputting an external data signal(DQ), and the second input port(122) inputting an external synchronous signal(DS), and the third input port(123) inputting a reference voltage(VREF). The flip flop latches the data signal by being synchronized to the synchronous signal. The semiconductor device comprises a plurality of flip flops, and the flip flop comprises a memory storing data. A driving part inputs a power supply voltage and generates the first and the second output signals in response to the external synchronous signal, and an amplification part inputs the first and the second output signals and the reference voltage and the external data signal, and latches the data signal in response to the synchronous signal.
Abstract translation: 目的：提供半导体器件的触发器，其减少输入信号之间的偏斜，并且防止设置/保持余量的减小。 构成：触发器（111）包括输入外部数据信号（DQ）的第一输入端口（121）和输入外部同步信号（DS）的第二输入端口（122）和第三输入端口（123） 输入参考电压（VREF）。 触发器通过与同步信号同步来锁存数据信号。 半导体器件包括多个触发器，并且触发器包括存储数据的存储器。 驱动部分输入电源电压并响应于外部同步信号产生第一和第二输出信号，并且放大部分输入第一和第二输出信号以及参考电压和外部数据信号，并锁存 响应于同步信号的数据信号。
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公开(公告)号：KR102238706B1
公开(公告)日：2021-04-09
申请号：KR1020140168404
申请日：2014-11-28
Applicant: 삼성전자주식회사
Abstract: 반도체메모리장치는메모리셀 어레이및 테스트회로를포함한다. 상기테스트회로는테스트모드에서상기메모리셀 어레이로부터데이터열을독출하고, 상기데이터열을제1 단위씩비교하면서상기제1 단위들의대응하는비트들을제2 단위씩비교하여상기데이터열의패스/페일정보와추가적인정보를포함하는페일정보신호를출력한다.
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公开(公告)号：KR101893176B1
公开(公告)日：2018-08-29
申请号：KR1020100122920
申请日：2010-12-03
Applicant: 삼성전자주식회사
Inventor： 정회주
CPC classification number: G11C7/109 , G06F2213/0038
Abstract: 본발명의일 실시예에따른멀티칩 메모리장치는, 제 1 메모리칩, 및상기제 1 메모리칩과입출력신호라인을공유하는제 2 메모리칩을포함하되, 상기제 1 메모리칩 및상기제 2 메모리칩 각각은명령어들의이력을참조하여어드레스를동반하지않는명령어에대한수행여부를판단한다.
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公开(公告)号：KR101862379B1
公开(公告)日：2018-07-05
申请号：KR1020130043815
申请日：2013-04-19
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: G06F11/1068 , G06F3/064 , G06F3/0679 , G06F11/1052 , G11C29/42 , G11C29/44 , G11C29/4401 , G11C29/52 , G11C29/808 , G11C29/848 , G11C2029/0409 , G11C2029/0411 , G11C2029/1208
Abstract: 본발명은 ECC 동작과리던던시리페어동작을공유하는메모리장치및 메모리모듈에대하여개시된다. 메모리장치는, 불량셀에의한싱글비트에러는 ECC 동작으로구제하고, 불량셀이 ECC 동작으로구제할수 없는불량인경우, 리던던시리페어동작으로구제한다. 리던던시리페어동작은데이터라인리페어와블락리페어를포함한다. ECC 동작은불량셀을포함하는메모리셀들의 1 단위분데이터에대응하는코드워드를변경하고, 변경된코드워드에대하여패리티비트들의사이즈도변경할수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020170045803A
公开(公告)日：2017-04-28
申请号：KR1020150145727
申请日：2015-10-20
Applicant: 삼성전자주식회사
IPC: G11C29/42 , G11C11/409 , G11C8/12 , G06F11/10
CPC classification number: G06F11/1068 , G06F11/1048 , G11C29/52 , G11C2029/0411
Abstract: 반도체메모리장치는메모리셀 어레이, 에러정정회로및 제어로직회로를포함한다. 상기에러정정회로는상기메모리셀 어레이에저장되는기입데이터에대하여에러정정코드(error correction code, 이하 ECC) 인코딩을수행하고, 상기메모리셀 어레이로부터의독출데이터에대하여 ECC 디코딩을수행한다. 상기제어로직회로는상기메모리셀 어레이에대한액세스를제어하고, 커맨드에기초하여엔진구성선택신호를생성한다. 상기에러정정회로는상기에러정정회로는상기엔진구성선택신호에응답하여상기 ECC 인코딩과상기 ECC 디코딩을포함하는 ECC 수행의단위의수가재구성가능(reconfigurable)하다.
Abstract translation: 该半导体存储器件包括存储单元阵列，纠错电路和控制逻辑电路。 纠错电路对存储在存储单元阵列中的写数据执行纠错码（ECC）编码，并且对来自存储单元阵列的读数据执行ECC解码。 控制逻辑电路控制对存储器单元阵列的访问并且基于该命令产生引擎配置选择信号。 其中纠错电路可响应于引擎配置选择信号而重新配置，ECC性能单元的数量包括ECC编码和ECC解码。
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公开(公告)号：KR101599795B1
公开(公告)日：2016-03-22
申请号：KR1020090002495
申请日：2009-01-13
Applicant: 삼성전자주식회사
Abstract: 반도체장치는다수의뱅크들을포함하는메모리셀 어레이와, 로우어드레스의일부와뱅크선택어드레스의일부를이용하여상기다수의뱅크들중에서어느하나의인에이블을제어하거나상기뱅크선택어드레스의나머지일부를이용하여상기다수의뱅크들중에서적어도두 개의인에이블을제어하는페이지사이즈컨트롤러를포함한다.
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公开(公告)号：KR1020160019128A
公开(公告)日：2016-02-19
申请号：KR1020140103101
申请日：2014-08-11
Applicant: 삼성전자주식회사
CPC classification number: G11C29/42 , G11C11/401 , G11C29/44 , G11C29/4401 , G11C29/52 , G11C2029/0411
Abstract: 반도체메모리장치는메모리셀 어레이, 입출력게이팅회로, 에러판정회로및 에러정정회로를포함한다. 입출력게이팅회로는테스트모드에서테스트패턴데이터를독출하여테스트결과데이터로제공하고노멀모드에서는코드워드를독출한다. 에러판정회로는테스트모드에서테스트패턴데이터와테스트결과데이터를비교하여테스트결과데이터에포함되는에러의종류를나타내는제1 에러종류신호를제공한다. 에러정정회로는노멀모드에서코드워드에대한디코딩을수행하여코드워드에포함되는에러의종류를나타내는제2 에러종류신호를제공한다.
Abstract translation: 半导体存储器件包括存储单元阵列，输入/输出门控电路，误差判定电路和纠错电路。 输入/输出门控电路读取测试模式数据，并将测试模式数据作为测试结果数据提供到测试模式，并以正常模式读取码字。 误差判定电路将测试模式数据与测试模式中的测试结果数据进行比较，以提供指示测试结果数据中包含的错误种类的第一错误种类信号。 误差校正电路在正常模式下对码字进行解码，以提供指示码字中包含的错误种类的第二错误种类信号。
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公开(公告)号：KR101519440B1
公开(公告)日：2015-05-13
申请号：KR1020080097614
申请日：2008-10-06
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법이 개시된다. 본 발명에 따른 적층된 반도체 장치는 마스터 디바이스와 적어도 하나의 종속 디바이스들을 포함하는 다수의 적층된 디바이스들; 각각이 상기 다수의 적층된 디바이스들 중 하나와 연관된 다수의 세그먼트들; 각각이 상기 다수의 세그먼트들의 부분 집합을 포함하며 상기 다수의 적층된 디바이스들을 관통하는 N(2이상의 정수)개의 수직 연결 경로들; 상기 N개의 수직 연결 경로들로부터 구성되는 M(
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公开(公告)号：KR101462604B1
公开(公告)日：2014-11-20
申请号：KR1020080059055
申请日：2008-06-23
Applicant: 삼성전자주식회사
Inventor： 정회주
IPC: H01L23/12
CPC classification number: G11C7/1051 , G11C5/02 , G11C7/1057 , G11C7/106 , G11C7/1069 , H01L2224/16145 , H01L2224/16227 , H01L2924/15311
Abstract: 본 발명에 따른 반도체 장치는, 메모리 코어와 제1FIFO (first-in first-out) 유닛을 각각 구비하는 복수개의 메모리 칩들; 및 제2FIFO 유닛을 구비하는 인터페이스 칩을 구비한다. 상기 제1FIFO 유닛들은, 상기 대응되는 메모리 칩의 특성에 따라, 서로 다른 깊이(depth)를 가지고, 상기 제2FIFO 유닛은, 상기 메모리 칩들의 특성과 무관한 상기 반도체 장치의 특성에 대응되는 깊이를 가진다.
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