公开(公告)号：KR101657988B1

公开(公告)日：2016-09-20

申请号：KR1020150018350

申请日：2015-02-06

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  권대웅

IPC: G01N27/414 ,  H01L29/73

Abstract: 본발명은하나의센서소자로두 가지종류의바이오분자를검출할수 있는다중진단용터널링전계효과트랜지스터바이오센서에관한것으로, 채널영역상에소스영역쪽과드레인영역쪽으로서로다른종류의타깃바이오분자와결합하는제 1, 2 수용기분자를배치함으로써, 터널링전계효과트랜지스터의양방향전류특성을적극이용하여, 하나의 Tunnel FET 바이오센서로두 가지종류의바이오분자를검출할수 있는효과가있다.

公开(公告)号：KR101652826B1

公开(公告)日：2016-08-31

申请号：KR1020100001878

申请日：2010-01-08

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 오정훈 ,  유경창 ,  박병국 ,  오경석 ,  백인규

IPC: G11C16/00 ,  G11C16/30 ,  G11C11/21

CPC classification number: G11C13/0002 ,  G11C13/0023 ,  G11C2213/71 ,  H01L27/101 ,  H01L27/102 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146

Abstract: 본발명은저항성메모리재료막을이용한반도체소자및 그구동방법에관한것이다. 본발명의일 실시예에따른반도체소자는, 기판상에적어도하나의메모리셀들을포함하는반도체소자이며, 상기적어도하나의메모리셀들은, 인가되는전압에따라각각저저항상태또는고저항상태로가역적으로스위칭되며, 서로직렬연결된단극가변저항및 양극가변저항을포함한다.

公开(公告)号：KR101415744B1

公开(公告)日：2014-07-09

申请号：KR1020130018146

申请日：2013-02-20

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김완동 ,  김필종 ,  손선익

IPC: G11C5/02 ,  G11C16/08 ,  G11C16/34 ,  H01L27/115

CPC classification number: G11C16/0483 ,  G11C16/06 ,  G11C16/10 ,  G11C16/24 ,  H01L27/2463 ,  G11C16/08 ,  H01L27/2481

Abstract: The present invention relates to a 3D stacked NAND flash memory array and, more specifically, to a 3D stacked NAND flash memory array having an SSL status check building for monitoring a threshold voltage of string selection transistors, a method for monitoring the threshold voltage of the string selection transistors through the SSL status check building, and a method for driving the 3D stacked NAND flash memory array having the SSL status check building.

Abstract translation: 本发明涉及一种3D堆叠NAND闪速存储器阵列，更具体地说，涉及具有用于监视串选择晶体管的阈值电压的SSL状态检查结构的3D堆叠NAND闪速存储器阵列， 通过SSL状态检查建筑的串选择晶体管，以及用于驱动具有SSL状态检查构建的3D堆叠NAND闪存阵列的方法。

公开(公告)号：KR1020140046258A

公开(公告)日：2014-04-18

申请号：KR1020120112510

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823412 ,  B82Y99/00 ,  H01L21/02532 ,  H01L21/02647 ,  H01L21/3065 ,  H01L27/088 ,  H01L27/1222 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/772 ,  H01L29/7843 ,  H01L29/78651 ,  H01L29/78696 ,  Y10S977/762 ,  Y10S977/938

Abstract: Provided is a semiconductor device and a method of fabricating the same. The semiconductor device includes a substrate having first and second areas separated from each other; a structure formed on the substrate and formed by alternately laminating at least one sacrificial layer and at least one active layer; a first gate-all-around device formed in a first area and including a first nanowire; and a second gate-all-around device formed in a second area and including a second nanowire. The first nanowire is formed at the same level as that of a first active layer among the at least one active layer, and the second nanowire is formed at the same level as that of a second active layer among the at least one active layer. The first active layer is different from the second active layer.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括具有彼此分离的第一和第二区域的衬底; 通过交替地层叠至少一个牺牲层和至少一个有源层而形成在所述基板上的结构; 形成在第一区域中并且包括第一纳米线的第一栅极全能器件; 以及形成在第二区域中并且包括第二纳米线的第二栅极全能器件。 第一纳米线形成在与至少一个有源层中的第一有源层相同的电平上，并且第二纳米线形成在与至少一个有源层中的第二有源层相同的电平上。 第一活性层与第二活性层不同。

公开(公告)号：KR101325492B1

公开(公告)日：2013-11-07

申请号：KR1020120019304

申请日：2012-02-24

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김윤

IPC: H01L27/115 ,  H01L21/8247 ,  G11C16/06

CPC classification number: H01L27/11575

Abstract: 본 발명은 3차원 스타구조를 갖는 단위 빌딩 구조, 이를 이용한 3차원 낸드 플래시 어레이 및 그 동작방법에 관한 것으로, 각 비트 라인으로 각 층을 선택하게 하고, 각 층에서 수평방향으로 형성된 액티브 라인들은 각 스트링 선택 라인에 의하여 선택되도록 함으로써, 주변회로의 변경을 최소화하면서 동작속도 및 효율을 극대화시키며, 스트링선택트랜지스터의 게이트 길이를 충분히 길게 형성함으로써, 종래와 같이 어렵게 불순물 도핑층을 형성할 필요가 없게 되고, 각 액티브 라인 끝단에는 공통 바디로 연결되어 블록 이레이즈 동작도 가능하고, 비트 라인 결함 시에도 단위 빌딩 여유로 용이하게 대처할 수 있으며, 판 상의 셀 게이트들을 하나의 워드 라인 페이지 평면(page plane)으로 선택하고, 선택된 워드 라인 페이지 평면에서 스트링선택라인들을 하나 씩 순차적으로 선택하며 동작시킴으로써, 단위 빌딩 구조가 2 이상 확장되더라도, 빠른 속도로 동작시킬 수 있는 효과가 있다.

公开(公告)号：KR1020130097592A

公开(公告)日：2013-09-03

申请号：KR1020120019349

申请日：2012-02-24

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김완동

IPC: G11C16/02 ,  H01L27/115 ,  H01L21/8247

CPC classification number: G11C11/40 ,  G11C5/02 ,  G11C16/04 ,  G11C16/0483 ,  G11C16/06 ,  G11C16/10 ,  G11C2213/71 ,  H01L27/11573 ,  H01L27/11582 ,  H01L29/792 ,  H01L27/2463 ,  H01L27/2481

Abstract: PURPOSE: A 3D stacked NAND flash memory array capable of layer selection by multi-level operation (LSM) and an operating method thereof improve the degree of integration of the memory array by minimizing the increase in the number of string selection lines (SSL) for layer selection even when the number of layers of a vertically laminated active line is increased. CONSTITUTION: Multiple active lines are separated from multiple semiconductor layers (1st layer, 2nd layer, 3rd layer, 4th layer) in a first horizontal direction vertically laminated across an insulating film on a substrate. Multiple word lines are separated from the semiconductor layers in a second direction across an insulating film layer to be perpendicular to each active line. Multiple string selection lines (1st SSL,2nd SSL) are separated from the multiple semiconductor layers in the second direction across the insulating film layer and in parallel to each word line at one side of the multiple word lines.

Abstract translation: 目的：能够通过多级操作（LSM）进行层选择的3D堆叠NAND闪速存储器阵列及其操作方法通过最小化字符串选择线（SSL）的数量的增加来提高存储器阵列的集成度， 即使当垂直层叠的有源线的层数增加时，也可以进行层选择。 构成：在垂直层叠在基板上的绝缘膜上的第一水平方向上，多个有源线与多个半导体层（第一层，第二层，第三层，第四层）分离。 多个字线在跨越绝缘膜层的第二方向上与半导体层分离以垂直于每个有源线。 多个串选择线（第一SSL，第二SSL）在跨越绝缘膜层的第二方向上与多个半导体层分离，并且与多个字线的一侧上的每个字线平行。

公开(公告)号：KR1020130081994A

公开(公告)日：2013-07-18

申请号：KR1020120003147

申请日：2012-01-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/76889 ,  H01L21/28518 ,  H01L21/743 ,  H01L21/76843 ,  H01L21/76855 ,  H01L23/485 ,  H01L23/535 ,  H01L27/0688 ,  H01L27/1108 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/2409 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A manufacturing method of semiconductor device which comprises a filling wiring and a device relating the same are provided to prevent a contamination of a semiconductor substrate by comprising the filling wiring in the lower part of an active element. CONSTITUTION: An inter-layer insulating film which covers a sacrificed pattern, a body and an active element is formed (140). A contact hole which exposes the sacrificed pattern through the inter-layer insulating film is formed. An empty space is formed by removing the sacrificed pattern (150). An amorphous silicon film is formed inside the contact hole and the empty space (160). The amorphous silicon film is transformed to the metal silicide layer (170). [Reference numerals] (110) Producing sacrificed pattern; (120) Forming semiconductor layer; (130) Forming gate transmission membrane and electrode; (140) Forming inter-layer insulation membrane; (150) Removing the sacrificed pattern; (160) Forming amorphous silicone membrane; (170) Forming metal silicide membrane; (180) Forming core

Abstract translation: 目的：提供一种包括填充布线和与其相关的装置的半导体器件的制造方法，以通过在有源元件的下部包括填充布线来防止半导体衬底的污染。 构成：形成覆盖牺牲图案，主体和有源元件的层间绝缘膜（140）。 形成通过层间绝缘膜露出牺牲图案的接触孔。 通过去除牺牲图案（150）形成空白空间。 在接触孔和空的空间160内形成非晶硅膜。 将非晶硅膜转变成金属硅化物层（170）。 （附图标记）（110）生产牺牲图案; （120）形成半导体层; （130）形成栅极传输膜和电极; （140）形成层间绝缘膜; （150）去除牺牲图案; （160）形成无定形硅胶膜; （170）形成金属硅化物膜; （180）成核

公开(公告)号：KR1020130019201A

公开(公告)日：2013-02-26

申请号：KR1020110081210

申请日：2011-08-16

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김경완 ,  이정한

IPC: H01L29/775 ,  H01L21/335

CPC classification number: H01L29/7613 ,  H01L29/66439 ,  Y10S977/937

Abstract: PURPOSE: A single electron transistor and a manufacturing method thereof are provided to reduce the size of a quantum dot by surrounding the quantum dot with a tunneling insulation layer and a gate insulation layer in a trench. CONSTITUTION: A semiconductor substrate includes a protrusion on one side thereof. A source region(14) is formed on the protrusion of the substrate. A sidewall insulation layer(22) is formed on the etched substrate and a part of the sidewall of the protrusion. A drain region(34) faces the source region and is more protrusive than the sidewall insulation layer. The gate insulation layer surrounds the front, the rear, and the top of the quantum dot.

Abstract translation: 目的：提供单电子晶体管及其制造方法，以通过在沟槽中具有隧道绝缘层和栅极绝缘层来围绕量子点来减小量子点的尺寸。 构成：半导体衬底在其一侧包括突起。 源区域（14）形成在基板的突出部上。 在蚀刻的基板上形成侧壁绝缘层（22），并且突起的侧壁的一部分形成。 漏极区域（34）面对源极区域并且比侧壁绝缘层更突出。 栅极绝缘层围绕量子点的前部，后部和顶部。

公开(公告)号：KR1020120139067A

公开(公告)日：2012-12-27

申请号：KR1020110058623

申请日：2011-06-16

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L27/088 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/823487 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/7827

Abstract: PURPOSE: A semiconductor device with a vertical device and a non-vertical device and a forming method thereof are provided to implement a semiconductor device with a threshold voltage of various levels without an additional process. CONSTITUTION: A p-well(24), an n-well(25) and a device isolation layer(23) are formed on a semiconductor substrate(21). An n-drain region(26), a first source/drain region(27), and a second source/drain region(29) are formed on the p-well. A p- vertical channel region(31P) and an n- source region(33S) are formed on the n- drain region. A channel region(28) is formed between the first source/drain region and the second source/drain region. A second gate electrode(43B) is formed on the channel region. A second gate dielectric layer(41B) is interposed between the second gate electrode and the channel region.

Abstract translation: 目的：提供具有垂直装置和非垂直装置及其形成方法的半导体装置，以实现具有各种级别的阈值电压的半导体装置，而无需额外的工艺。 构成：在半导体衬底（21）上形成p阱（24），n阱（25）和器件隔离层（23）。 在p阱上形成n沟道区（26），第一源极/漏极区（27）和第二源极/漏极区（29）。 在n-漏极区上形成p-垂直沟道区（31P）和n-源极区（33S）。 在第一源极/漏极区域和第二源极/漏极区域之间形成沟道区域（28）。 第二栅电极（43B）形成在沟道区上。 在第二栅极电极和沟道区域之间插入第二栅极介电层（41B）。

公开(公告)号：KR101163711B1

公开(公告)日：2012-07-09

申请号：KR1020100056615

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김상완

IPC: H01L27/092

Abstract: 본 발명은 커패시터가 없는 1T 디램 소자와 그 동작방법 및 제조방법에 관한 것으로, 함몰된 바디에 두개의 게이트를 갖는 구조를 함으로써, GIDL 현상을 이용한 쓰기 동작이 가능하여 종래 소자의 신뢰성 문제를 해결할 수 있음은 물론 드레인과 겹치지 않는 게이트에 음의 전압을 독립적으로 인가할 수 있어 데이터 "0"의 보유시간을 획기적으로 늘릴 수 있게 된 효과가 있다.