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公开(公告)号：KR1019950020716A
公开(公告)日：1995-07-24
申请号：KR1019930026784
申请日：1993-12-08
Applicant: 한국전자통신연구원
IPC: G11C11/407
Abstract: 본 발명은 DRAM용 감지증폭기의 회로에 관한 것으로서, 특히 고집적 DRAM에서 전력 소비 및 소자 특성때문에 DRAM의 전압 원으로서 낮은 전압 원을 채용할 때 종래의 감지 증폭기에서 문제시 되는 낮은 비트 선신호 득실을 개선하는 회로이다.
그 구성은 DRAM의 감지 증폭기에 있어서 저장 캐패시터에 연결된 플레이트 선(Plate-line)과 프리차지 전압 원(VPR)을 제어 신호(PL)에 연결된 MOS트랜지스터로 접속하고 플레이트선과 GPL노드를 제어 신호(TPL)에 연결된 MOS트랜지스터로 접속하며 GBL노드는 비트선 선택 신호인 TE 및 TO에 연길되는 MOS트랜지스터로 각각 비트선 BIT 및 BIT에 연결하고 GPL노드 및 GBL 노드의 전압 신호를 게이트 입력으로 갖는 MOS트랜지스터로의 드레인 노드를 각각 비트선 BIT 및 BIT에 접속하고 소스 노드를 서로 연결하며 접속된 소스 노드는 MOS트랜지스터에 접속하여 접지와 연결된다.
그 작용 효과는 종래의 감지 증폭기가 갖는 비트 선 신호의 약 3배 이상 큰 비트 선 신호를 얻음으로써 낮은 전압 원에서도 안정된 DRAM의 감지 동작을 가능하게 하는 것이다.-
公开(公告)号：KR1019950007352B1
公开(公告)日：1995-07-10
申请号：KR1019920006119
申请日：1992-04-13
Applicant: 한국전자통신연구원
IPC: H01L29/76
Abstract: The method comprises a first process for forming a silicon oxide film(3) and a nitride silicon film(4) on a well(2) formed on the silicon substrate(1), a second process for etching the films to form a field oxide film(5) for separating element, a third process for forming a gate oxide film(15) and a poly silicon layer(6) and removing some of the poly silicon layer(15) using a photo register(7), a forth process for forming the first diffusion layer(8) on the well(2) using a polysilicon layer as a mask, a fifth process for forming a side wall spacer in side wall of the poly silicon layer(6) to form the second diffusion layer(10) using the side wall spacer as a mask, a sixth process for forming a layer(11) which has a multi-stage structure for preventing punch through, and the seventh process for etching a silicon oxide film(12) and shaping a contact(13) and a metal film(14) for distributing a wire.
Abstract translation: 该方法包括在形成在硅衬底（1）上的阱（2）上形成氧化硅膜（3）和氮化硅膜（4）的第一工艺，用于蚀刻膜以形成场氧化物 用于分离元件的膜（5），用于形成栅氧化膜（15）和多晶硅层（6）的第三工艺，并且使用光电存储器（7）去除一些多晶硅层（15）;第四工艺 用于使用多晶硅层作为掩模在阱（2）上形成第一扩散层（8），在多晶硅层（6）的侧壁中形成侧壁间隔物以形成第二扩散层的第五工艺 10）使用侧壁间隔物作为掩模，第六种形成具有用于防止穿孔的多级结构的层（11）的方法，以及用于蚀刻氧化硅膜（12）并使接触成形的第七工艺 （13）和用于分配电线的金属膜（14）。
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Patent Agency Ranking
公开(公告)号：KR1019940002106B1
公开(公告)日：1994-03-17
申请号：KR1019910024779
申请日：1991-12-28
Applicant: 한국전자통신연구원
IPC: H03F1/32
Abstract: Two PMOS transistors are connected to the differential amplifier as a load and the source of the transistors are connected to an additional PMOS transistor. The source of the additional transistor is connected to VCC and the gate to the sense control circuit. A negative feedback PMOS transistor, whose gate is connected to the source of the NMOS of the differential amplifier, is located between the load PMOS transistors and the additional transistor.
Abstract translation: 两个PMOS晶体管作为负载连接到差分放大器，并且晶体管的源极连接到附加的PMOS晶体管。 附加晶体管的源极连接到VCC，栅极连接到感测控制电路。 其栅极连接到差分放大器的NMOS的源极的负反馈PMOS晶体管位于负载PMOS晶体管和附加晶体管之间。
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公开(公告)号：KR100066503B1
公开(公告)日：1993-10-14
申请号：KR1019900012142
申请日：1990-08-08
Applicant: 한국전자통신연구원
IPC: G11C11/408
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