公开(公告)号：KR1020050054602A

公开(公告)日：2005-06-10

申请号：KR1020030087994

申请日：2003-12-05

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  지홍구 ,  안호균 ,  김해천

IPC: H01L27/095

CPC classification number: H01L29/7785

Abstract: 이중 면도핑 구조를 가지는 에피 기판으로부터 얻어진 고전력, 저삽입손실, 고격리도, 고스위칭속도를 갖는 고주파 스위치 소자에 관하여 개시한다. 본 발명에 따른 고주파 스위치 소자는, GaAs 반절연 기판 상에 AlGaAs/GaAs 초격자 버퍼층, 제1 Si 면도핑층, 도핑되지 않은 제1 AlGaAs 스페이서, 도핑되지 않은 InGaAs층, 도핑되지 않은 제2 AlGaAs 스페이서, 상기 제1 Si 면도핑층보다 큰 도핑 농도를 가지는 제2 Si 면도핑층 및 도핑되지 않은 GaAs/AlGaAs 캡층이 차례로 적층된 에피 기판을 포함한다. 상기 도핑되지 않은 GaAs/AlGaAs 캡층 위에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 오믹 콘택을 형성하는 소오스 전극 및 드레인 전극이 형성되어 있다. 상기 소오스 전극 및 드레인 전극 사이에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 쇼트키 콘택을 형성하는 게이트 전극이 형성되어 있다.

公开(公告)号：KR1020040046277A

公开(公告)日：2004-06-05

申请号：KR1020020074122

申请日：2002-11-26

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  문재경 ,  김해천

IPC: H01L21/336

CPC classification number: H01L29/66462 ,  H01L29/42316 ,  H01L29/8128

Abstract: PURPOSE: A semiconductor device having a T-type gate electrode and a manufacturing method thereof are provided to be capable of preventing the deterioration of device characteristics and reducing the parasitic capacitance between a gate electrode and a source electrode. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(100), a source and drain electrode(122,124) formed on the semiconductor substrate for forming an ohmic contact with the semiconductor substrate, and a T-type gate electrode(150) between a source and a drain electrode on the semiconductor substrate. The semiconductor device further includes an insulating layer(110a) located between the gate electrode, the source electrode, and the drain electrode. Preferably, the insulating layer is made of a silicon nitride layer(112a) and a silica aerogel layer(114a). Preferably, the thickness of the silica aerogel layer is larger than that of the silicon nitride layer.

Abstract translation: 目的：提供具有T型栅极的半导体器件及其制造方法，以能够防止器件特性的劣化，并降低栅电极和源电极之间的寄生电容。 构造：半导体器件设置有半导体衬底（100），形成在半导体衬底上用于与半导体衬底形成欧姆接触的源电极和漏电极（122,124）以及在半导体衬底之间的T型栅电极（150） 源极和漏电极。 半导体器件还包括位于栅电极，源电极和漏电极之间的绝缘层（110a）。 优选地，绝缘层由氮化硅层（112a）和二氧化硅气凝胶层（114a）制成。 优选地，二氧化硅气凝胶层的厚度大于氮化硅层的厚度。

公开(公告)号：KR100402784B1

公开(公告)日：2003-10-22

申请号：KR1020000080881

申请日：2000-12-22

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  김해천 ,  양전욱

IPC: H01L21/18

Abstract: PURPOSE: A semiconductor device for a low temperature measurement is provided to improve a size and an economic cost by using a GaAs substrate. CONSTITUTION: A semiconductor device for a low temperature measurement comprises a GaAs semi-insulating substrate(1), a channel layer(2) formed by implanting Si ions in the GaAs semi-insulating substrate(1), ion implanting parts(3a,3b) respectively connected to both ends of the channel layer(2) for implanting ions to the channel layer(2), first resistive electrode parts(4a,4b) respectively connected with the ion implanting parts(3a,3b), an interlayer dielectric(5) connected to the resistive electrode parts(4a,4b) for enclosing the channel layer(2), a second electrode(6) formed on the interlayer dielectric(5), and a transistor(7) having a different function formed on the GaAs semi-insulating substrate(1).

Abstract translation: 目的：提供一种用于低温测量的半导体器件，以通过使用GaAs衬底来改善尺寸和经济成本。 用于低温测量的半导体器件包括GaAs半绝缘衬底（1），通过在GaAs半绝缘衬底（1）中注入Si离子形成的沟道层（2），离子注入部分（3a，3b） ）分别连接到用于将离子注入沟道层（2）的沟道层（2）的两端，分别与离子注入部分（3a，3b）连接的第一电阻电极部分（4a，4b），层间电介质 （5）上形成的第二电极（6），以及形成在所述层间电介质（5）上的具有不同功能的晶体管（7），所述电阻电极部分（4a，4b） GaAs半绝缘衬底（1）。

公开(公告)号：KR100396919B1

公开(公告)日：2003-09-02

申请号：KR1020000082809

申请日：2000-12-27

Applicant: 한국전자통신연구원

Inventor： 박민 ,  문재경 ,  임종원 ,  남은수 ,  김해천

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a semiconductor integrated device is provided to integrate a digital integrated circuit(IC), an analog IC and a radio frequency(RF) IC, by embodying an AlGaAs/GaAs heterojunction bipolar transistor(HBT) semiconductor integrated device for ultrahigh frequency telecommunication. CONSTITUTION: A base region is formed in a predetermined region of a semiconductor substrate(31). The first insulation layer is formed in a defined base region and on the entire substrate. An emitter region is formed in the first insulation layer in the base region. An emitter electrode is formed in the emitter region. A base electrode is formed on the base region. A collector region is formed in the first insulation layer to fabricate a collector electrode. A predetermined region of the emitter electrode and collector electrode is exposed to form the first metal interconnection. The second insulation layer planarized by the first metal interconnection process is formed. A contact hole is formed in the second insulation layer and a metal interconnection is deposited. The metal interconnection is lifted off to form the second metal interconnection connected to the first metal interconnection.

Abstract translation: 本发明提供了一种用于制造半导体集成器件的方法，该器件通过包含AlGaAs / GaAs异质结双极晶体管（HBT）半导体集成器件来集成数字集成电路（IC），模拟IC和射频（RF）IC 超高频电信。 构成：在半导体衬底（31）的预定区域中形成基极区域。 第一绝缘层形成在限定的基底区域中并且形成在整个基底上。 发射极区域形成在基极区域中的第一绝缘层中。 发射极电极形成在发射极区域中。 基极形成在基极区域上。 集电极区域形成在第一绝缘层中以制造集电极。 发射极电极和集电极电极的预定区域被暴露以形成第一金属互连。 形成通过第一金属互连工艺平坦化的第二绝缘层。 在第二绝缘层中形成接触孔并沉积金属互连。 金属互连被提起以形成连接到第一金属互连的第二金属互连。

公开(公告)号：KR1020030056332A

公开(公告)日：2003-07-04

申请号：KR1020010086533

申请日：2001-12-28

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  박민 ,  문재경 ,  형창희 ,  지홍구 ,  안호균

IPC: H01L27/04

CPC classification number: H01L29/7785

Abstract: PURPOSE: A PHEMT(Pseudomorphic High Electron Mobility Transistor) power device and a method for manufacturing the same are provided to be capable of using a single power supply, improving linearity, and increasing breakdown voltage. CONSTITUTION: A GaAs buffer layer(12), an AlGaAs/GaAs superlattice layer(14), an undoped AlGaAs layer(16) having a wide band gap, the first silicon doped layer(20), the first spacer(22), an InGaAs electron moving layer(24), the second spacer(26), the second silicon doped layer(28), a lightly doped AlGaAs layer(30), and an undoped GaAs capping layer(32) are sequentially formed on a GaAs semi-insulating substrate(10). A source and drain electrode(42,44) are located on the undoped GaAs capping layer for the ohmic contact between the undoped GaAs capping layer and the source and drain electrode. A gate electrode(60) is located on the lightly doped AlGaAs layer through the undoped GaAs capping layer.

Abstract translation: 目的：提供PHEMT（伪态高电子迁移率晶体管）功率器件及其制造方法，以能够使用单个电源，提高线性度和增加击穿电压。 构成：GaAs缓冲层（12），AlGaAs / GaAs超晶格层（14），具有宽带隙的未掺杂的AlGaAs层（16），第一硅掺杂层（20），第一间隔物（22）， 在GaAs半导体层上依次形成InGaAs电子移动层（24），第二间隔物（26），第二硅掺杂层（28），轻掺杂AlGaAs层（30）和未掺杂的GaAs覆盖层（32） 绝缘基板（10）。 源极和漏极（42,44）位于未掺杂的GaAs覆盖层上，用于未掺杂的GaAs覆盖层与源极和漏极之间的欧姆接触。 栅电极（60）通过未掺杂的GaAs覆盖层位于轻掺杂的AlGaAs层上。

公开(公告)号：KR100358172B1

公开(公告)日：2003-01-24

申请号：KR1019980048835

申请日：1998-11-14

Applicant: 한국전자통신연구원

Inventor： 임종원 ,  문재경 ,  배윤규 ,  이재진

IPC: H01L21/18

Abstract: PURPOSE: A method for forming ohmic contacts of a chemical semiconductor device is provided to acquire a linear current-voltage characteristic, low resistance and thermal stability from the ohmic contacts. CONSTITUTION: In processes for manufacturing chemical semiconductor devices, a III-Vgroup chemical semiconductor layer is prepared. Next, for ohmic contacts, a 1st palladium layer(5), a germanium layer(6), a 1st gold layer(7), a 2nd palladium layer(5) and a 2nd gold layer(7) are sequentially formed on the III-V group chemical semiconductor layer. Next, a metal heat treatment is performed. Thereby, the ohmic contacts has a linear current-voltage characteristic, low resistance and thermal stability.

Abstract translation: 目的：提供一种用于形成化学半导体器件的欧姆接触的方法，以从欧姆接触获得线性电流 - 电压特性，低电阻和热稳定性。 构成：在制造化学半导体器件的工艺中，准备III-V族化学半导体层。 接下来，在欧姆接触上，在III中依次形成第一钯层（5），锗层（6），第一金层（7），第二钯层（5）和第二金层（7） -V族化学半导体层。 接下来，进行金属热处理。 由此，欧姆接触具有线性电流 - 电压特性，低电阻和热稳定性。

公开(公告)号：KR100261305B1

公开(公告)日：2000-07-01

申请号：KR1019970069499

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 양전욱 ,  문재경 ,  오응기 ,  이재진 ,  편광의

IPC: H01L29/78

CPC classification number: H01L29/66856 ,  H01L29/812

Abstract: PURPOSE: A method for manufacturing a vertical channel transistor is provided to improve the characteristic of a gate by reducing the density of impurities at an area which makes contact with the gate. CONSTITUTION: A high density impurity area is formed by selectively implanting a high density dopant into a semiconductor substrate(11). After depositing an insulating layer on an entire surface of the semiconductor substrate(11), the insulating layer and the semiconductor substrate(11) are sequentially etched. Then, low density impurities are implanted to form a vertical channel layer(16) on the semiconductor substrate(11). In addition, low density impurities are implanted by using an ion implanting mask so as to form a drain area. An ohmic contact layer is selectively formed in the drain area after activating the dopant. Then, a gate metal is deposited on the etched substrate. An ohmic contact layer and a metal wiring(23) are formed on the source area.

Abstract translation: 目的：提供一种用于制造垂直沟道晶体管的方法，以通过降低与栅极接触的区域处的杂质密度来提高栅极的特性。 构成：通过将高密度掺杂剂选择性地注入到半导体衬底（11）中形成高密度杂质区域。 在半导体衬底（11）的整个表面上沉积绝缘层之后，依次蚀刻绝缘层和半导体衬底（11）。 然后，注入低密度杂质以在半导体衬底（11）上形成垂直沟道层（16）。 此外，通过使用离子注入掩模注入低密度杂质以形成漏极区域。 在激活掺杂剂之后，在漏极区域中选择性地形成欧姆接触层。 然后，在蚀刻的衬底上沉积栅极金属。 欧姆接触层和金属布线（23）形成在源极区域上。

公开(公告)号：KR100249835B1

公开(公告)日：2000-03-15

申请号：KR1019970069504

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  양전욱 ,  이재진

IPC: H01L21/336

Abstract: 본 발명은 반도체 기판 상에 제1 유전막과 제2 유전막과의 두께 및 식각 선택비가 서로 다르며, 제2 유전막에 비해 매우 큰 식각 선택비를 갖는 제1 유전막으로 구성된 2중층 유전박막을 순차적으로 증착하고, 결과물 상에 미세 형상의 게이트 길이를 갖을 T-형 게이트의 뿌리(root) 형상에 상응하는 양성 감광막패턴을 형성하며, 상기 감광막 패턴을 마스크로 이용한 상기 2중층 유전막의 건식 식각을 통하여 선택 식각율에 비례한 크기를 갖는 제2 유전막의 개구부와 제1 유전막의 광폭식각부를 동시에 형성하고, T-형상 게이트의 머리부분과 반대의 형상을 갖으며 음의 기울기를 갖는형상반전 감광막 패턴을 마스크로 이용하여 게이트 금속을 증착하여 T-형상 게이트를 형성한다. 본 발명에 따르면, 2중층 유전체 박막의 선택 식각비를 이용하여 게이트 길이를 쉽게 조절함과 아울러 반도체 표면을 보호하며, 선택 식각율의 차이를 통한 측면식각(undercut)을 이용하여 소오스-게이트 사이의 기생 캐패시턴스를 줄일 수 있으며, 또한, 게이트 금속으로서 내화 금속을 사용하여 열적 안정성이 우수한 T-형상의 게이트를 형성할 수 있다.

公开(公告)号：KR100238417B1

公开(公告)日：2000-01-15

申请号：KR1019970016711

申请日：1997-04-30

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  김해천 ,  이재진

IPC: H01L21/302

Abstract: 본 발명은 반도체 소자의 제조 공정에 사용되는 웨이퍼의 습식 식각용 홀더에 관한 것이다.
습식 식각용 홀더는 반도체 웨이퍼의 습식 식각공정에서 식각용액에 반도체 웨이퍼를 위치시키는데 사용되는 것으로, 종래의 습식 식각용 홀더는 상하위치에 따라 농도차가 있는 식각용액내에 반도체 웨이퍼를 수직으로 세워 위치하게 함으로써 반도체 웨이퍼의 상하위치별로 식각 속도의 차이가 생겨 웨이퍼 전체의 전기적 특성 균일도를 떨어뜨리는 문제점이 있었다.
이에 본 발명은 반도체 웨이퍼를 식각용액내에 수평방향으로 위치하게 하는 수평장착수단을 구비한 반도체 식각용 홀더를 안출하여 식각액의 상하위치에 따른 농도차이의 영향을 줄여 웨이퍼 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 반도체 소자 제작 공정에 있어서 공정개선 및 원가 절감에 기여할 수 있게 하였다.

公开(公告)号：KR1019990050385A

公开(公告)日：1999-07-05

申请号：KR1019970069504

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  양전욱 ,  이재진

IPC: H01L21/336

Abstract: 본 발명은 반도체 기판 상에 제1 유전막과 제2 유전막과의 두께 및 식각 선택비가 서로 다르며, 제2 유전막에 비해 매우 큰 식각 선택비를 갖는 제1 유전막으로 구성된 2중층 유전박막을 순차적으로 증착하고, 결과물 상에 미세 형상의 게이트 길이를 갖을 T-형 게이트의 뿌리(root) 형상에 상응하는 양성 감광막패턴을 형성하며, 상기 감광막 패턴을 마스크로 이용한 상기 2중층 유전막의 건식 식각을 통하여 선택 식각율에 비례한 크기를 갖는 제2 유전막의 개구부와 제1 유전막의 광폭식각부를 동시에 형성하고, T-형상 게이트의 머리부분과 반대의 형상을 갖으며 음의 기울기를 갖는형상반전 감광막 패턴을 마스크로 이용하여 게이트 금속을 증착하여 T-형상 게이트를 형성한다. 본 발명에 따르면, 2중층 유전체 박막의 선택 식각비를 이용하여 게이트 길이를 쉽게 조절함과 아울러 반도체 표면을 보호하며, 선택 식각율의 차이를 통한 측면식각(undercut)을 이용하여 소오스-게이트 사이의 기생 캐패시턴스를 줄일 수 있으며, 또한, 게이트 금속으로서 내화 금속을 사용하여 열적 안정성이 우수한 T-형상의 게이트를 형성할 수 있다.