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    SEMICONDUCTOR ACCELEROMETER AND METHOD OF ITS MANUFACTURE
    181.
    发明申请
    SEMICONDUCTOR ACCELEROMETER AND METHOD OF ITS MANUFACTURE 审中-公开
    半导体加速度计及其制造方法

    公开(公告)号：WO1992022820A2

    公开(公告)日：1992-12-23

    申请号：PCT/US1992005109

    申请日：1992-06-12

    Applicant: HARRIS CORPORATION

    Inventor： HARRIS CORPORATION ,  BEITMAN, Bruce, A.

    IPC: G01P0

    CPC classification number: B81C1/0015 ,  B81B2201/0235 ,  B81B2203/0315 ,  B81C2201/0104 ,  B81C2201/0136 ,  B81C2201/019 ,  B81C2201/0191 ,  G01P15/0802 ,  G01P2015/0828

    Abstract: A semiconductor accelerometer is formed by attaching a semiconductor layer to a handle wafer by a thick oxide layer. Accelerometer geometry is patterned in the semiconductor layer, which is then used as a mask to etch out a cavity in the underlying thick oxide. The mask may include one or more apertures, so that a mass region will have corresponding apertures to the underlying oxide layer. The structure resulting from an oxide etch has the intended accelerometer geometry of a large volume mass region supported in cantilever fashion by a plurality of piezo-resistive arm regions to a surrounding, supporting portion of the semiconductor layer. Directly beneath this accelerometer geometry is a flex-accommodating cavity realized by the removal of the underlying oxide layer. The semiconductor layer remains attached to the handle wafer by means of the thick oxide layer that surrounds the accelerometer geometry, and which was adequately masked by the surrounding portion of the top semiconductor layer during the oxide etch step. In a second embodiment support arm regions are dimensioned separately from the mass region, using a plurality of buried oxide regions as semiconductor etch stops.

    Abstract translation: 半导体加速度计是通过用厚的氧化物层将半导体层附着在手柄晶片上形成的。 加速度传感器几何形状在半导体层中图案化，然后将其用作掩模以蚀刻下面的厚氧化物中的空腔。 掩模可以包括一个或多个孔，使得质量区域将具有到下面的氧化物层的对应的孔。 由氧化物蚀刻产生的结构具有通过多个压阻臂区域以半悬臂方式支撑到半导体层的周围的支撑部分的大体积质量区域的预期加速度计几何形状。 直接在该加速度计几何形状之下的是通过去除下面的氧化物层而实现的柔性容纳腔。 半导体层通过围绕加速度计几何形状的厚氧化物层保持附着到处理晶片，并且在氧化物蚀刻步骤期间，半导体层被顶部半导体层的周围部分充分掩蔽。 在第二实施例中，使用多个掩埋氧化物区域作为半导体蚀刻停止件，将支撑臂区域与质量区域分开设计。

    填充蝕刻洞的製程
    184.
    发明专利
    填充蝕刻洞的製程 审中-公开
    填充蚀刻洞的制程

    公开(公告)号：TW201640575A

    公开(公告)日：2016-11-16

    申请号：TW105102349

    申请日：2016-01-26

    Applicant: 滿捷特科技公司 ,  MEMJET TECHNOLOGY LIMITED

    Inventor： 諾斯 安格斯 ,  NORTH, ANGUS JOHN ,  歐瑞利 羅南 ,  O'REILLY, RONAN PADRAIG SEAN ,  麥艾維 喬治 ,  MCAVOY, GREGORY JOHN

    IPC: H01L21/302 ,  B81C1/00 ,  B41J2/04

    CPC classification number: B81C1/00611 ,  B41J2/1603 ,  B41J2/1628 ,  B41J2/1631 ,  B41J2/1639 ,  B41J2/1645 ,  B81B2201/052 ,  B81B2203/0353 ,  B81C2201/0104 ,  B81C2201/0121

    Abstract: 一種用於填充定義在晶圓基板之前側表面之一或多個蝕刻洞的製程。製程包括步驟：(i)沉積熱塑性第一聚合物層在該前側表面上及進入每個洞；(ii)回焊該第一聚合物；(iii)以受控氧化電漿(oxidative plasma)曝光該晶圓基板；(iv)選擇地重複步驟(i)至(iii)；(v)沉積可光成像第二聚合物層；(vi)使用曝光和顯影從該些洞周邊外側的區域選擇性地去除該第二聚合物；以及(vii)平坦化該前側表面以提供填充有包含彼此不同的該第一和第二聚合物之堵塞物的洞。每個堵塞物具有與該前側表面共平面的相應的上表面。

    Abstract in simplified Chinese: 一种用于填充定义在晶圆基板之前侧表面之一或多个蚀刻洞的制程。制程包括步骤：(i)沉积热塑性第一聚合物层在该前侧表面上及进入每个洞；(ii)回焊该第一聚合物；(iii)以受控氧化等离子(oxidative plasma)曝光该晶圆基板；(iv)选择地重复步骤(i)至(iii)；(v)沉积可光成像第二聚合物层；(vi)使用曝光和显影从该些洞周边外侧的区域选择性地去除该第二聚合物；以及(vii)平坦化该前侧表面以提供填充有包含彼此不同的该第一和第二聚合物之堵塞物的洞。每个堵塞物具有与该前侧表面共平面的相应的上表面。

    用於微機電系統的化學機械研磨處理流程 CMP PROCESS FLOW FOR MEMS
    186.
    发明专利
    用於微機電系統的化學機械研磨處理流程 CMP PROCESS FLOW FOR MEMS 审中-公开
    用于微机电系统的化学机械研磨处理流程 CMP PROCESS FLOW FOR MEMS

    公开(公告)号：TW201145375A

    公开(公告)日：2011-12-16

    申请号：TW100106471

    申请日：2011-02-25

    Applicant: 煙草動力學股份有限公司

    Inventor： 萊西喬瑟夫戴曼高登 ,  麥格瑞湯瑪斯L ,  喬西菲克倫 ,  優士特丹尼斯J

    IPC: H01L

    CPC classification number: B81C1/00095 ,  B81B2203/04 ,  B81B2207/07 ,  B81C1/00611 ,  B81C2201/0104

    Abstract: 本發明大體而言係有關於一互補式金屬氧化物半導體(CMOS)後段(BEOL)處理中一微機電系統懸臂式開關(cantilever switch)的形成。該懸臂式開關係經形成為與該結構中的下電極電氣交流。該下電極可全覆沈積並圖案化或僅沈積在下層結構的介層洞(via)或溝槽內。然後利用化學機械研磨或平坦化(CMP)處理將用於該下電極的過量材料平坦化。接下來在該平坦化的下電極上形成該懸臂式開關。

    Abstract in simplified Chinese: 本发明大体而言系有关于一互补式金属氧化物半导体(CMOS)后段(BEOL)处理中一微机电系统悬臂式开关(cantilever switch)的形成。该悬臂式开关系经形成为与该结构中的下电极电气交流。该下电极可全覆沉积并图案化或仅沉积在下层结构的介层洞(via)或沟槽内。然后利用化学机械研磨或平坦化(CMP)处理将用于该下电极的过量材料平坦化。接下来在该平坦化的下电极上形成该悬臂式开关。

    中空結構體之製造方法
    187.
    发明专利
    中空結構體之製造方法 审中-公开
    中空结构体之制造方法

    公开(公告)号：TW201445615A

    公开(公告)日：2014-12-01

    申请号：TW103111560

    申请日：2014-03-27

    Applicant: 東京威力科創股份有限公司 ,  TOKYO ELECTRON LIMITED

    Inventor： 杉田吉平 ,  SUGITA, KIPPEI ,  橋本浩幸 ,  HASHIMOTO, HIROYUKI

    IPC: H01L21/027 ,  H01L21/304

    CPC classification number: B81C1/00047 ,  B81C2201/0104 ,  B81C2201/0108 ,  B81C2201/0132 ,  B82Y40/00

    Abstract: 一種中空結構體之製造方法，藉由下述方式製造出中空結構體：準備包含有凹陷形狀的下部結構體， 藉由蒸鍍聚合法，而在該下部結構體上沉積出由有機膜所構成的犧牲膜40，以該犧牲膜填埋該凹陷形狀，去除該犧牲膜之不需要部分，在已去除不需要部分之該犧牲膜上形成上部結構體50，去除該犧牲膜，而在該下部結構體與該上部結構體之間形成空隙。

    Abstract in simplified Chinese: 一种中空结构体之制造方法，借由下述方式制造出中空结构体：准备包含有凹陷形状的下部结构体， 借由蒸镀聚合法，而在该下部结构体上沉积出由有机膜所构成的牺牲膜40，以该牺牲膜填埋该凹陷形状，去除该牺牲膜之不需要部分，在已去除不需要部分之该牺牲膜上形成上部结构体50，去除该牺牲膜，而在该下部结构体与该上部结构体之间形成空隙。

    晶片的薄化方法 THINNING
    190.
    发明专利
    晶片的薄化方法 THINNING 审中-公开
    芯片的薄化方法 THINNING

    公开(公告)号：TW200704826A

    公开(公告)日：2007-02-01

    申请号：TW095119322

    申请日：2006-06-01

    Applicant: 歐庫美的克公司 OKMETIC OYJ

    Inventor： 維沙佩卡蘭彼寧 VESA-PEKKA LEMPINEN ,  傑利馬基寧 JARI MAKINEN ,  馬庫提利 MARKKU TILLI

    IPC: C23F ,  H01L

    CPC classification number: B81C1/00626 ,  B81B2203/0127 ,  B81C2201/0104 ,  Y10T428/24479

    Abstract: 一種薄化一晶片薄層至一預定厚度之方法,包含二薄化步驟,一第一薄化步驟及一第二薄化步驟;其中該第一薄化步驟為預備薄化步驟,而第二薄化步驟為最終薄化步驟,是以依此執行可使含矽結構達到薄化至預定之最終厚度。此種薄化層於一晶片中,例如可使用於一感應器而供用於一般尺寸、微型機械或甚至於奈米(毫微)級尺寸裝置,而供電子–機械裝置中特殊感應裝置之用。

    Abstract in simplified Chinese: 一种薄化一芯片薄层至一预定厚度之方法,包含二薄化步骤,一第一薄化步骤及一第二薄化步骤;其中该第一薄化步骤为预备薄化步骤,而第二薄化步骤为最终薄化步骤,是以依此运行可使含硅结构达到薄化至预定之最终厚度。此种薄化层于一芯片中,例如可使用于一感应器而供用于一般尺寸、微型机械或甚至于奈米(毫微)级尺寸设备,而供电子–机械设备中特殊感应设备之用。

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