公开(公告)号：CN119054049A

公开(公告)日：2024-11-29

申请号：CN202280094999.3

申请日：2022-07-01

Applicant: 株式会社力森诺科

Inventor： 奥田唯史 ,  白坂敏明 ,  福住志津 ,  柴田智章 ,  满仓一行

IPC: H01L21/301

Abstract: 本发明公开了一种半导体装置的制造方法。该半导体装置的制造方法包括：准备层叠体的工序，该层叠体具备半导体基材、配置于半导体基材的主面的电极及配置于主面且含有具有固化性的树脂材料的有机绝缘膜；使有机绝缘膜固化的工序；沿着切断预定线切断层叠体来获取至少一个集成电路要素的工序；及将获取到的集成电路要素与其他集成电路要素接合的工序。半导体装置的制造方法包括在使有机绝缘膜固化的工序之前去除有机绝缘膜中的与切断预定线对应的切断预定部分的至少一部分的工序。

公开(公告)号：CN119032415A

公开(公告)日：2024-11-26

申请号：CN202380034012.3

申请日：2023-02-22

Applicant: 株式会社力森诺科

Inventor： 鸟羽正也 ,  满仓一行 ,  乃万裕一

IPC: H01L21/02 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/00 ,  H10B80/00

Abstract: 一种半导体装置的制造方法，其包括：准备具有第1支撑基板、第1绝缘膜、设置于第1绝缘膜的第1凹部内的第1电极的第1基板的工序；准备具有第2支撑基板、第2绝缘膜、设置于第2绝缘膜的第2凹部内的第2电极的第2基板的工序；贴合第1基板的第1绝缘膜与第2基板的第2绝缘膜的工序；及接合第1基板的第1电极与第2基板的第2电极的的工序。第1绝缘膜包含有机绝缘膜。第1电极包含：第1电极主体，设置于第1凹部内；第1阻挡金属，设置于第1凹部的内面及底面中的至少一者且覆盖第1电极主体的一部分；及第2阻挡金属，在第1凹部的开口侧覆盖第1电极主体的表面。第1绝缘膜与第1阻挡金属的黏合强度为30MPa以上。

公开(公告)号：CN117296144A

公开(公告)日：2023-12-26

申请号：CN202180098108.7

申请日：2021-05-21

Applicant: 株式会社力森诺科

Inventor： 满仓一行 ,  鸟羽正也

IPC: H01L23/12

Abstract: 一种半导体装置的制造方法，其包括：在基板上形成具有槽部的第1有机绝缘层的工序；以在槽部填充导电性材料的方式，在第1有机绝缘层上形成具有导电性材料的导电层的工序；去除第1有机绝缘层上的导电层部分，获取具有包含填充在槽部内的导电性材料而构成的第1配线层及第1有机绝缘层的第1配线结构体的工序；提供具有第2有机绝缘层及第2配线层的第2配线结构体的工序；及使第1配线层及第2配线层以相对应的方式进行位置对准并且将第1配线结构体及第2配线结构体加压而层叠的工序。在层叠的工序中，第1配线层与第2配线层接合，并且第1有机绝缘层与第2有机绝缘层接合。

公开(公告)号：CN116710273A

公开(公告)日：2023-09-05

申请号：CN202080108075.5

申请日：2020-12-25

Applicant: 株式会社力森诺科

Inventor： 鸟羽正也 ,  满仓一行 ,  山口真树

IPC: B32B15/04

Abstract: 本发明所涉及的层叠板具备：厚度5μm以下的铜层；及设置于铜层的表面上的树脂层，在温度130℃、相对湿度85％的环境下放置200小时后，树脂层的吸水率为1％以下。本发明所涉及的布线基板的制造方法包括：准备层叠板的工序，该层叠板依次具备厚度5μm以下的铜层、树脂层及支承基板，且在温度130℃、相对湿度85％的环境下放置200小时后，树脂层的吸水率为1％以下；在上述铜层的表面上通过无电解镀铜形成种子层的工序；在上述种子层的表面上形成具有到达至该种子层的表面的槽部的抗蚀剂图案的工序；及通过电解镀铜将包含铜的导电材料填充到上述槽部的工序。

公开(公告)号：CN116670819A

公开(公告)日：2023-08-29

申请号：CN202180089140.9

申请日：2021-01-06

Applicant: 株式会社力森诺科

Inventor： 鸟羽正也 ,  山口真树 ,  满仓一行

IPC: H01L23/12

Abstract: 本发明所涉及的布线基板的制造方法包括：(A1)准备具备绝缘材料层及设置于绝缘材料层的表面上的铜层且铜层为无电解镀铜层的层叠板的工序；(A2)在铜层的表面上形成具有到达至铜层的表面的槽部的抗蚀剂图案的工序；及(A3)通过电解镀铜将包含铜的导电材料填充到槽部的工序。本发明所涉及的带有载体的铜层具备通过无电解镀铜而形成的铜层及可剥离地设置于铜层的载体。本发明所涉及的层叠板具备绝缘材料层及设置于绝缘材料层的表面上的铜层，并且铜层为无电解镀铜层。无电解镀铜层的厚度例如为20nm～200nm。

公开(公告)号：CN116209791A

公开(公告)日：2023-06-02

申请号：CN202180061938.2

申请日：2021-09-09

Applicant: 株式会社力森诺科

Inventor： 东之崎庆 ,  岩下健一 ,  小野敬司 ,  成田真生 ,  满仓一行 ,  鸟羽正也

IPC: C25D5/02

Abstract: 本发明公开有一种制造配线基板的方法，其包括：对在开口内露出的金属层的表面通过与规定的前处理温度的前处理液的接触而进行前处理的工序；及在金属层上通过电解镀敷来形成铜镀层的工序。抗蚀剂层及前处理液，以进行曝光及显影之前的抗蚀剂层浸渍于前处理液时的抗蚀剂层的质量变化率成为‑2.0质量％以上的方式来选择。质量变化率为通过式：质量变化率(质量％)＝{(W1‑W0)/W0}×100算出的值。W1为将具有抗蚀剂层3及铜箔的层叠体在前处理温度的前处理液中浸渍30分钟之后的抗蚀剂层的质量。

公开(公告)号：CN119213874A

公开(公告)日：2024-12-27

申请号：CN202280096212.7

申请日：2022-05-31

Applicant: 株式会社力森诺科

Inventor： 岩下健一 ,  吉原谦介 ,  成田真生 ,  小野敬司 ,  满仓一行 ,  东之崎庆 ,  今津裕贵

IPC: H05K3/10

Abstract: 本发明的图案形成方法包括：层叠工序，在基板(2)上层叠固化性树脂层(3)及支撑膜(4)；固化工序，使固化性树脂层(3)的整体固化；剥离工序，从固化后的固化性树脂层(3)剥离支撑膜(4)；加工工序，对剥离支撑膜(4)后的固化性树脂层(3)介由掩模(14)照射准分子激光(15)而将固化性树脂层(3)加工成规定图案；及形成工序，将规定图案的固化性树脂层(3)作为掩模而形成镀敷层(17)后，去除固化性树脂层(3)，并且在基板(2)上形成基于镀敷层(17)的配线图案(16)。

公开(公告)号：CN119096349A

公开(公告)日：2024-12-06

申请号：CN202280095270.8

申请日：2022-10-24

Applicant: 株式会社力森诺科

Inventor： 鸟羽正也 ,  满仓一行

IPC: H01L23/12

Abstract: 本发明公开一种配线结构体的制造方法。该配线结构体的制造方法包括：在支撑基板上形成沿着支撑基板的主面且在主面露出的改性区域的工序；以与改性区域密合的方式在主面上形成导体层的工序；在导体层上形成配线的工序；以覆盖配线的方式在导体层上形成绝缘层的工序；从导体层剥离支撑基板的工序；及去除导体层的工序。

公开(公告)号：CN117577592A

公开(公告)日：2024-02-20

申请号：CN202311570231.1

申请日：2017-02-23

Applicant: 株式会社力森诺科

Inventor： 满仓一行 ,  鸟羽正也 ,  江尻芳则 ,  蔵渊和彦

IPC: H01L23/29 ,  H01L23/31 ,  H01L23/48 ,  H01L21/56

Abstract: 提供一种可以提高绝缘可靠性的有机插入体及其制造方法。有机插入体(10)具备：含有多个有机绝缘层而成的有机绝缘层叠体(12)；和在有机绝缘层叠体(12)内排列的多个配线(13)，配线(13)与有机绝缘层被阻隔金属膜(14)隔开。有机绝缘层叠体(12)可以含有：具有配置有配线(13)的多个凹槽部(21a)的第一有机绝缘层(21)；和按照填埋配线(13)的方式层叠在第一有机绝缘层(21)上的第二有机绝缘层(22)。