公开(公告)号：KR1020080067921A

公开(公告)日：2008-07-22

申请号：KR1020070005419

申请日：2007-01-17

Applicant: 삼성전자주식회사

Inventor： 권대진 ,  김우식 ,  마에다시게노부 ,  이승환 ,  위성례 ,  왕싸오췐 ,  최현민

IPC: H01L21/82

CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An electronic fuse having a heat spreading structure is provided to prevent explosion due to overheat of a fuse link by using the heat spreading structure. An electronic fuse includes a fuse transistor for fuse programming, and a fuse block connected to the fuse transistor. The fuse block includes a fuse line and a heat spreading structure(21) connected to the fuse line. The fuse line includes a cathode(14), an anode(16), and a fuse link(15) between the cathode and the anode. The heat spreading structure has a shape of ring to surround the fuse line. A shape of ring has a rectangular structure. The heat spreading structure includes one or more shapes of bars. The heat spreading structure includes a plurality of shapes of bars parallel to the fuse link.

Abstract translation: 提供一种具有散热结构的电子熔断器，以防止由于使用散热结构导致的熔断体过热引起的爆炸。 电子保险丝包括用于保险丝编程的保险丝晶体管和连接到熔丝晶体管的熔丝块。 保险丝盒包括熔丝线和连接到熔丝线的散热结构（21）。 熔丝线包括在阴极和阳极之间的阴极（14），阳极（16）和熔断体（15）。 散热结构具有围绕熔丝线的环形。 环的形状具有矩形结构。 散热结构包括一种或多种形状的棒。 散热结构包括与熔断体平行的多个形状的棒。

公开(公告)号：KR100695889B1

公开(公告)日：2007-03-19

申请号：KR1020040080998

申请日：2004-10-11

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  권대진

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/02304 ,  H01L21/02145 ,  H01L21/02178 ,  H01L21/022 ,  H01L21/02332 ,  H01L21/3144 ,  H01L27/1085 ,  H01L28/56 ,  H01L28/60

Abstract: 반응 방지막을 갖는 캐패시터 및 형성 방법을 제공한다. 이 방법에 따르면, 기판 상에 실리콘으로 이루어진 하부 전극을 형성하고, 하부 전극 상에 금속 산화막 및 금속질화막 중에 어느 하나인 보조막을 형성한다. 질화 공정을 수행하여 하부 전극의 실리콘, 보조막 및 질화 공정에 의해 공급된 질소를 반응시켜 금속실리콘 산화질화막 및 금속실리콘 질화막 중에 하나인 반응방지막을 형성한다. 반응방지막 상에 고유전막 및 상부 전극을 형성한다.

公开(公告)号：KR100640654B1

公开(公告)日：2006-11-01

申请号：KR1020050064554

申请日：2005-07-16

Applicant: 삼성전자주식회사

Inventor： 송민우 ,  원석준 ,  김원홍 ,  권대진 ,  박정민

IPC: H01L21/20

Abstract: A method for fabricating ZrO2 thin film and a method for manufacturing a capacitor of a semiconductor memory device including the same are provided to improve stability of leakage current characteristics by using a tris(N-ethyl-N-methylamino)(tert-butoxy)zirconium precursor. A tris(N-ethyl-N-methylamino)(tert-butoxy)zirconium precursor is applied to a substrate that is maintained at a predetermined temperature, and then a chemical absorption layer of the precursor is formed on the substrate(20). The substrate where the chemical absorption layer of the precursor is formed is exposed during a predetermined time at plasma atmosphere containing oxygen, thereby forming a Zr oxide layer on the substrate(50).

Abstract translation: 本发明提供ZrO 2薄膜的制造方法及半导体存储装置的电容器的制造方法，其通过使用三（N-乙基-N-甲基氨基）（叔丁氧基）锆 前体。 将三（N-乙基-N-甲基氨基）（叔丁氧基）锆前体施加到保持在预定温度的基材上，然后在基材（20）上形成化学吸收层的前体。 形成前体的化学吸收层的衬底在含氧等离子体气氛的预定时间内暴露，由此在衬底（50）上形成Zr氧化物层。

公开(公告)号：KR1020060085844A

公开(公告)日：2006-07-28

申请号：KR1020050006779

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 박정민 ,  원석준 ,  송민우 ,  정용국 ,  김원홍 ,  권대진

IPC: H01L27/04 ,  H01L21/31

CPC classification number: H01L28/60 ,  H01L23/5223 ,  H01L2924/0002 ,  H01L2924/00

Abstract: MIM(Metal-Insulator-Metal) 커패시터의 제조 방법이 제공된다. MIM 커패시터의 제조 방법은 반도체 기판 상에 각각 커패시터 셀들이 형성될 영역을 정의하는 다수 개의 개구부가 배열된 절연막 패턴을 형성하는 단계, 절연막 패턴의 프로파일에 따라 하부 전극용 도전막을 형성하는 단계, 하부 전극용 도전막 상에 개구부를 채우는 제1 희생막을 형성하는 단계, 제1 희생막 상부에 제2 희생막을 형성하는 단계, 제2 희생막을 평탄화하는 단계, 하부 전극용 도전막의 상면을 노출시키는 단계, 노출된 하부 전극용 도전막을 제거하여 셀 별로 상호 분리된 다수 개의 하부 전극들을 형성하는 단계, 각 하부 전극들 상에 각 하부 전극들의 프로파일을 따라 셀 별로 상호 분리된 유전막 및 상부 전극을 형성하여 전기적으로 동일한 신호가 인가되는 하나의 커패시터를 구성하는 다수 개의 MIM 커패시터 셀들을 완성하는 단계를 포함한다.
MIM 커패시터, 희생막, 편차, 에치백, 커패시턴스, 균일성

公开(公告)号：KR1020060074461A

公开(公告)日：2006-07-03

申请号：KR1020040113210

申请日：2004-12-27

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  권대진

IPC: H01L27/04

CPC classification number: H01L28/60 ,  H01L21/76895 ,  H01L28/75

Abstract: MIM 캐패시터가 제공된다. MIM 캐패시터는 기판 상에 형성되고 일부가 하부 배선인 도전층으로 이루어진 하부 전극 패턴, 하부 전극 패턴 상에 형성된 유전체 패턴, 유전체 패턴 상에 형성된 평판형 제1 상부 전극 패턴, 제1 상부 전극 패턴, 유전체 패턴 및 하부 전극 패턴을 덮으며 상면이 평탄화된 층간 절연막, 층간 절연막 내에 형성되고 제1 상부 전극 패턴을 노출시키는 제2 상부 전극용 개구 패턴, 개구 패턴을 매립하며 층간 절연막의 상면과 실질적으로 평평한 상면을 구비하는 제2 상부 전극, 및 층간 절연막 상에 형성되고 제2 상부 전극과 접속하는 상부 배선을 포함한다. 또한, MIM 캐패시터의 제조 방법도 제공된다.
MIM 캐패시터, 크랙, 반도체 소자, 트렌치부

公开(公告)号：KR1020060003509A

公开(公告)日：2006-01-11

申请号：KR1020040052414

申请日：2004-07-06

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  원석준 ,  권대진 ,  송민우 ,  김원홍

IPC: H01L27/04

CPC classification number: H01L28/65 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/31691 ,  H01L27/0805 ,  H01L28/56

Abstract: 하이브리드 유전체막을 갖는 반도체 집적회로 소자들 및 그 제조방법들이 제공된다. 상기 하이브리드 유전체막은 차례로 적층된 하부 유전체막, 중간 유전체막 및 상부 유전체막을 구비한다(includes). 상기 하부 유전체막은 하프니움(Hf) 또는 지르코니움(Zr)을 함유한다. 상기 상부 유전체막 또한 하프니움(Hf) 또는 지르코니움(Zr)을 함유한다. 상기 중간 유전체막은 상기 하부 유전체막보다 더 낮은 전압 의존 정전용량 변화량(voltage dependent capacitance variation)을 보이는 물질막이다.

公开(公告)号：KR1020050076982A

公开(公告)日：2005-07-29

申请号：KR1020040004852

申请日：2004-01-26

Applicant: 삼성전자주식회사

Inventor： 권대진 ,  송민우 ,  원석준 ,  정용국 ,  김원홍

IPC: H01L27/04

CPC classification number: H01L28/40 ,  H01L21/02183 ,  H01L21/02332 ,  H01L21/02337 ,  H01L21/0234

Abstract: 고유전막을 갖는 캐패시터 제조방법을 제공한다. 이 방법은 반도체기판 상에 하부전극을 형성한다. 상기 하부전극 상에 제 1 탄탈늄산화막(Ta
2 O
5 )을 형성한다. 상기 제 1 탄탈늄산화막을 갖는 반도체기판을 질소 분위기에서 열처리 또는 플라즈마 처리를 하여 상기 제 1 탄탈늄산화막을 탄탈늄옥시나이트라이드(TaON)막으로 변환시킨다. 상기 탄탈늄옥시나이트라이드막 상에 제 2 탄탈늄산화막을 형성한다. 상기 제 2 탄탈늄산화막을 갖는 반도체기판을 산소 분위기에서 열처리 또는 플라즈마 처리를 행한다. 상기 열처리 또는 플라즈마를 처리한 제 2 탄탈늄산화막 상에 상부전극을 형성한다.

公开(公告)号：KR1020040076978A

公开(公告)日：2004-09-04

申请号：KR1020030012326

申请日：2003-02-27

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정정희 ,  정용국 ,  오세훈 ,  권대진 ,  유차영

IPC: H01L21/8242

CPC classification number: H01L21/02068 ,  H01L27/10852 ,  H01L28/65 ,  H01L28/91

Abstract: PURPOSE: A capacitor fabrication method using a multistep wet-etch process for a surface of an electrode is provided to improve an interface characteristic between a bottom metal electrode and a dielectric layer by performing the multistep wet-etch process. CONSTITUTION: A bottom metal electrode of a capacitor is formed(1310). The first wet-etch process for a surface of the bottom metal electrode is performed to remove an undesired surface oxide layer from the surface of the bottom metal electrode(1320). The second wet-etch process for the surface of the bottom metal electrode is performed to remove undesired surface organic materials from the surface of the bottom metal electrode(1330,1340). A dielectric layer is formed on the bottom metal electrode(1350). A top metal electrode is formed on the dielectric layer.

Abstract translation: 目的：提供使用电极表面的多步湿蚀刻工艺的电容器制造方法，以通过执行多步湿蚀刻工艺来改善底部金属电极和电介质层之间的界面特性。 构成：形成电容器的底部金属电极（1310）。 执行用于底部金属电极的表面的第一湿法蚀刻工艺以从底部金属电极（1320）的表面去除不期望的表面氧化物层。 执行用于底部金属电极表面的第二次湿蚀刻工艺以从底部金属电极的表面去除不期望的表面有机材料（1330,1340）。 在底部金属电极（1350）上形成介电层。 在电介质层上形成顶部金属电极。

公开(公告)号：KR1020040066261A

公开(公告)日：2004-07-27

申请号：KR1020030003262

申请日：2003-01-17

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국 ,  권대진

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/05093 ,  H01L2224/05556 ,  H01L2224/05558

Abstract: PURPOSE: A bonding pad of a semiconductor device is provided to improve reliability of a package by forming a bend of an embossed type on the surface of a pad in a CMP(chemical mechanical polishing) process and by concentrating the pressure stress occurring in a bonding process on the surface of the pad. CONSTITUTION: A semiconductor substrate(30) is prepared. An interlayer dielectric(32) is formed on the semiconductor substrate. The first metal layer(34) is formed on the interlayer dielectric. A plurality of vertical via holes(36) are formed on the first metal layer at regular intervals. The second metal layer(38) is formed on the plurality of vertical via holes. A horizontal via hole(40) of a concave type is formed on the second metal layer. The third metal layer(42) having a concave part and a convex part is formed on the horizontal via hole.

Abstract translation: 目的：提供半导体器件的接合焊盘，以通过在CMP（化学机械抛光）工艺中在焊盘的表面上形成压花型弯曲并且通过集中在接合中产生的压力应力来提高封装的可靠性 在垫的表面上进行处理。 构成：制备半导体衬底（30）。 在半导体衬底上形成层间电介质（32）。 第一金属层（34）形成在层间电介质上。 多个垂直通孔（36）以规则的间隔形成在第一金属层上。 第二金属层（38）形成在多个垂直通孔上。 在第二金属层上形成凹型水平通孔（40）。 具有凹部和凸部的第三金属层（42）形成在水平通孔上。

公开(公告)号：KR1020030048326A

公开(公告)日：2003-06-19

申请号：KR1020010078396

申请日：2001-12-12

Applicant: 삼성전자주식회사

Inventor： 김상갑 ,  홍문표 ,  유승희 ,  권대진 ,  송진호

IPC: G02F1/136

Abstract: PURPOSE: A method for fabricating a thin film transistor substrate of a liquid crystal display is provided to manufacture a thin film transistor substrate having excellent contact characteristic and low-resistance conducting lines. CONSTITUTION: A gate line and a gate electrode connected to the gate line are formed on an insulating substrate(10). A gate insulating layer(30) is formed on the substrate to cover the gate line and gate electrode. A semiconductor layer(42,48) is formed on the gate insulating layer. An ohmic contact layer(55,56,58) is formed on the semiconductor layer. A conductive layer is formed on the substrate and patterned, to form source and drain electrodes on the ohmic contact layer and a data line(62) connected to the source electrode. The ohmic contact layer is etched using the source and drain electrodes as a mask. A passivation layer(70) is formed on the substrate and patterned to form a contact hole on the drain electrode. A pixel electrode(82) is formed on the passivation layer to be connected to the drain electrode through the contact hole. The step of forming the source and drain electrodes and data line and the step of etching the resistant contact layer are performed through a continuous dry etch process.

Abstract translation: 目的：提供一种用于制造液晶显示器的薄膜晶体管基板的方法，以制造具有优异的接触特性和低电阻导线的薄膜晶体管基板。 构成：在绝缘基板（10）上形成连接到栅极线的栅极线和栅电极。 在基板上形成栅极绝缘层（30）以覆盖栅极线和栅电极。 半导体层（42,48）形成在栅绝缘层上。 在半导体层上形成欧姆接触层（55,56,58）。 在衬底上形成导电层并构图，以在欧姆接触层上形成源电极和漏电极，以及连接到源电极的数据线（62）。 使用源极和漏极作为掩模蚀刻欧姆接触层。 在衬底上形成钝化层（70）并图案化以在漏电极上形成接触孔。 在钝化层上形成像素电极（82），以通过接触孔与漏电极连接。 形成源电极和漏电极和数据线的步骤以及蚀刻耐电接触层的步骤通过连续干法蚀刻工艺进行。