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公开(公告)号：KR100739653B1
公开(公告)日：2007-07-13
申请号：KR1020060043169
申请日：2006-05-13
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: A fin field effect transistor and a manufacturing method thereof are provided to reduce off current and gate induced drain leakage by extending an effective distance between a source and a drain. An active pin(118) having a round trench(114) on an upper surface. A gate insulation film is formed on a surface of the active fin. A gate electrode(122) is formed in an inner surface of the trench, and has a line width narrower than an upper width of the trench. Impurity regions are formed under the surface of the active fin at both sides of the gate electrode. The trench extends to edges of both sides of the active fin in a first direction perpendicular to a longitudinal direction of the active fin.
Abstract translation: 提供鳍式场效应晶体管及其制造方法，以通过延长源极和漏极之间的有效距离来减少截止电流和栅极感应漏极泄漏。 主动销（118）在上表面上具有圆形沟槽（114）。 栅极绝缘膜形成在有源鳍片的表面上。 栅电极（122）形成在沟槽的内表面中，并具有比沟槽的上宽度窄的线宽。 杂质区域在栅电极两侧的有源鳍片的表面下方形成。 沟槽在垂直于有源鳍的纵向的第一方向上延伸到有源鳍的两侧的边缘。
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公开(公告)号：KR100577562B1
公开(公告)日：2006-05-08
申请号：KR1020040007426
申请日：2004-02-05
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7854 , H01L21/823412 , H01L21/823431 , H01L21/823481 , H01L27/0886 , H01L29/0653 , H01L29/0657 , H01L29/4236 , H01L29/66621 , H01L29/66795 , H01L29/7851 , H01L29/7856
Abstract: 본 발명에서는 벌크 실리콘 기판을 이용하여 핀 트랜지스터를 형성함에 있어서 핀 활성영역에 일정 깊이의 리세스를 형성한 후, 상기 리세스의 상부에 게이트를 형성하여 게이트 하부에 형성되는 톱 채널의 길이를 충분히 확보할 수 있는 핀 트랜지스터의 형성방법 및 그에 따른 구조가 개시된다.
상기 핀 트랜지스터 형성방법은 벌크 실리콘 기판을 이용하고, 상기 기판의 소정 영역에 비활성영역과 핀 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 소자분리막의 일부에 상기 기판의 상부 표면으로부터 일정 깊이를 갖는 제1 리세스를 형성하고, 상기 핀 활성영역의 일부에 상기 제2 리세스 보다 얕은 깊이를 갖는 제2 리세스를 형성하는 단계와, 상기 제2 리세스 내에 게이트 절연막을 형성하는 단계와, 상기 제2 리세스의 상부에 게이트를 형성하는 단계와, 상기 게이트 전극 양측의 핀 활성영역에 소오스 및 드레인 영역을 형성하는 단계를 포함한다.
벌크 실리콘 기판, 핀 트랜지스터, 게이트, 리세스, 산화막, 질화막-
公开(公告)号：KR1020060000275A
公开(公告)日：2006-01-06
申请号：KR1020040049003
申请日：2004-06-28
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66545 , H01L21/84 , H01L27/1203 , H01L29/66795 , H01L29/785 , H01L29/78684
Abstract: 본 발명에서는 균일한 미세 선폭의 핀을 가지는 FinFET을 포함하는 반도체 소자 및 그 제조방법을 제공한다. 본 발명에 따른 반도체 소자는, 셀 영역과 주변회로 영역을 포함하는 반도체 기판과, 셀 영역에 형성되고 기판 표면보다 돌출된 셀 영역 활성영역과, 주변회로 영역에 형성되고 기판 표면보다 돌출된 주변회로 영역 활성영역을 포함한다. 각 활성영역에는 그 중심부에 형성된 중심 트렌치를 사이에 두고 활성영역 표면으로 이루어진 서로 평행한 제1 돌출부 및 제2 돌출부를 가지며 1 돌출부와 제2 돌출부의 상부면들 및 측면들을 채널 영역으로 이용하는 핀이 구비된다. 그 위로 게이트 산화막과 각각의 게이트 전극이 형성되며, 각 게이트 전극 양 옆의 활성영역에는 소오스와 드레인이 형성된다.
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公开(公告)号：KR1020050106306A
公开(公告)日：2005-11-09
申请号：KR1020040031512
申请日：2004-05-04
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 초기 트렌치를 확장시키는 습식 세정공정을 사용하여 핀 전계효과 트랜지스터를 제조하는 방법들을 제공한다. 이 방법들은 반도체기판의 소정영역 상에 트렌치 마스크 패턴을 형성한 후, 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성하는 것을 포함한다. 이어서, 상기 트렌치를 갖는 반도체기판을 습식세정용액을 사용하여 세정하여 상기 트렌치를 확장(enlarge)시킴과 동시에 상기 활성영역의 상부코너를 둥글게 형성한다. 이때, 상기 습식세정용액으로는 암모니아, 과산화수소 및 순수의 혼합용액을 사용할 수 있다. 상기 확장된 트렌치 내에 소자분리막을 형성한다. 상기 소자분리막을 갖는 반도체기판 상에 상기 활성영역의 상부를 가로지르는 적어도 하나의 개구부를 갖는 게이트 포토레지스트 패턴을 형성한다. 상기 게이트 포토레지스트 패턴을 식각 마스크로 사용하여 상기 소자분리막을 식각하여 상기 활성영역의 양옆에 각각 리세스된 그루브들을 형성한다. 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역의 상부면을 노출 시킨다. 상기 리세스된 그루브들을 채우면서 상기 리세스된 그루브들 사이의 상기 활성영역의 표면을 덮는 절연된 게이트전극들을 형성한다.
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Patent Agency Ranking
公开(公告)号：KR1020140062601A
公开(公告)日：2014-05-26
申请号：KR1020120128224
申请日：2012-11-13
Applicant: 삼성전자주식회사
CPC classification number: H01L27/1052 , H01L21/76829 , H01L27/10876 , H01L27/10894 , H01L29/42336
Abstract: A semiconductor device and a method of manufacturing the same are provided. A semiconductor device may include a substrate having a cell region and a peripheral region, a cell gate electrode which is buried in a groove which crosses the cell active part of the cell region, a cell line pattern which crosses the upper part of the cell gate electrode and is connected to a first source/drain region which is formed in the cell active part of the one side of the cell gate electrode, a peripheral gate pattern which crosses the upper part of the peripheral active part of the peripheral region, a planarized interlayer dielectric which is arranged on the substrate around the peripheral gate pattern, and a capping insulating layer which is arranged on the planarized interlayer dielectric and the upper surface of the peripheral gate pattern. The capping insulating layer may include an insulating material which has etch selectivity to the planarized interlayer dielectric.
Abstract translation: 提供半导体器件及其制造方法。 半导体器件可以包括具有单元区域和外围区域的基板，埋在与单元区域的单元有源部分交叉的沟槽中的单元栅极电极，与单元栅极的上部交叉的单元线图案 并且连接到形成在单元栅电极的一侧的单元有源部分中的第一源极/漏极区域，与周边区域的外围有源部分的上部交叉的周边栅极图案，平面化 布置在周围栅极图案周围的基板上的层间电介质，以及布置在平坦化的层间电介质和外围栅极图案的上表面上的封盖绝缘层。 封盖绝缘层可以包括对平坦化的层间电介质具有蚀刻选择性的绝缘材料。
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公开(公告)号：KR1020140052225A
公开(公告)日：2014-05-07
申请号：KR1020120117910
申请日：2012-10-23
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242 , H01L21/28
CPC classification number: H01L27/0207 , H01L23/48 , H01L23/528 , H01L23/5329 , H01L27/10814 , H01L27/10855 , H01L27/10885 , H01L27/10888 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device is provided. The semiconductor device includes a plurality of bit lines which intersect with an active region on a substrate and are extended in a first direction; a plurality of contact pads which are formed on the active region between the adjacent bit lines and include an epitaxial semiconductor layer; and a plurality of contact plugs which are formed on each contact pad between the adjacent bit lines.
Abstract translation: 提供半导体器件。 半导体器件包括与衬底上的有源区相交并且沿第一方向延伸的多个位线; 多个接触焊盘，形成在相邻位线之间的有源区上，并包括外延半导体层; 以及形成在相邻位线之间的每个接触焊盘上的多个接触插塞。
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公开(公告)号：KR1020140050212A
公开(公告)日：2014-04-29
申请号：KR1020120116178
申请日：2012-10-18
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/10888 , H01L21/26513 , H01L21/7682 , H01L21/76897 , H01L27/10855 , H01L27/10885
Abstract: The present invention relates to a semiconductor device and a manufacturing method thereof. According to one embodiment of the present invention, the semiconductor device and the manufacturing method thereof include a first impurity injection region and a second impurity injection region; a storage node contact which touches the first impurity injection region; a bit line; a bit line node contact which is arranged between the bit line and the impurity injection region; and a spacer. According to the present invention, a leakage current between the storage node contact and the bit line node contact can be prevented.
Abstract translation: 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 根据本发明的一个实施例，半导体器件及其制造方法包括第一杂质注入区和第二杂质注入区; 接触第一杂质注入区域的存储节点接点; 有点线 布置在位线和杂质注入区之间的位线节点接点; 和间隔物。 根据本发明，可以防止存储节点接点和位线节点接点之间的漏电流。
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公开(公告)号：KR1020140046526A
公开(公告)日：2014-04-21
申请号：KR1020120110128
申请日：2012-10-04
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/10841 , H01L27/10864 , H01L27/10885 , H01L27/10891
Abstract: A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate, edge active pillars which protrude from the upper surface of the semiconductor substrate in a vertical direction, a center active pillar between the edge active pillars, a burying word lines which are arranged between the center active pillar and the edge active pillars, and a burying bit line which is arranged in the center active pillar and arranged in a diagonal direction to the burying word lines. The upper surface of the burying bit line is lower than the upper surface of the center active pillar. The lower surface of the burying bit line is higher than the upper surface of the burying word lines.
Abstract translation: 根据本发明的实施例的半导体器件包括：半导体衬底，沿着垂直方向从半导体衬底的上表面突出的边缘有源柱，在边缘有源柱之间的中心有源柱，埋入字线， 布置在中心主动支柱和边缘活动支柱之间，埋设位线布置在中心主动支柱中并沿对角线方向布置在掩埋字线上。 掩埋位线的上表面低于中心主动柱的上表面。 掩埋位线的下表面高于掩埋字线的上表面。
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公开(公告)号：KR1020140044445A
公开(公告)日：2014-04-15
申请号：KR1020120110400
申请日：2012-10-05
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L27/10855 , H01L21/76838 , H01L27/10823 , H01L27/10876 , H01L27/10885 , H01L27/10888
Abstract: The present invention relates to a method for manufacturing a semiconductor device comprising a step for etching the central part of active areas and forming a bit line contact area which is positioned less than the flat upper surface of a substrate; a step for forming a bit line structure on the bit line contact area; a step for forming a column silicon oxide film pattern which is touched to the upper surface of the edge part of the active area and the upper surface of a device separation film pattern; a step for filling both sides of the column silicon oxide film pattern and forming an interlayer insulating film by using an insulating material having the silicon oxide film pattern and an etching selective ratio; a step for forming a preparative contact hole by selectively removing the silicon oxide film pattern; a step for forming a contact hole which exposes the upper surface and a side of the edge part of the both sides of the active area by removing the device separation film pattern of the preparative contact hole; and a step for forming contact by filling a conductive material inside the contact hole. The present invention is provided to manufacture the semiconductor device comprising the contact having low resistance by increasing a contact area.
Abstract translation: 本发明涉及一种用于制造半导体器件的方法，包括用于蚀刻有源区的中心部分并形成位于小于衬底的平坦上表面的位线接触区域的步骤; 用于在位线接触区域上形成位线结构的步骤; 形成与活性区域的边缘部分的上表面和器件分离膜图案的上表面接触的柱状氧化硅膜图案的步骤; 通过使用具有氧化硅膜图案的绝缘材料和蚀刻选择比来填充柱状氧化硅膜图案的两侧并形成层间绝缘膜的步骤; 通过选择性地除去氧化硅膜图案形成制备接触孔的步骤; 形成接触孔的步骤，通过去除制备接触孔的器件分离膜图案来暴露有源区的两侧边缘部分的上表面和侧面; 以及通过在接触孔内填充导电材料来形成接触的步骤。 提供本发明以通过增加接触面积来制造包括具有低电阻的触点的半导体器件。
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