公开(公告)号：KR1020040033772A

公开(公告)日：2004-04-28

申请号：KR1020020063024

申请日：2002-10-16

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  이승환 ,  김기철 ,  임재순 ,  김성태 ,  김영선

IPC: H01L21/8242

CPC classification number: H01L21/02186 ,  C23C16/405 ,  H01L21/02183 ,  H01L21/02194 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31604 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: PURPOSE: A semiconductor memory device and a manufacturing method thereof are provided to be capable of simultaneously improving dielectric and leakage current characteristics. CONSTITUTION: A semiconductor memory device is provided with a semiconductor substrate(100), a lower electrode(110) formed on the semiconductor substrate, and a dielectric layer(130) formed on the lower electrode. At this time, the dielectric layer is made of an oxide layer containing titanium and tantalum. At the time, the titanium concentration of the dielectric layer becomes different according to the thickness of the dielectric layer. The semiconductor memory device further includes an upper electrode(140) formed on the dielectric layer. Preferably, a reaction restraining layer(120) is located between the lower electrode and the dielectric layer for restraining the reaction of the dielectric layer.

Abstract translation: 目的：提供半导体存储器件及其制造方法，能够同时改善电介质和漏电流特性。 构成：半导体存储器件设置有半导体衬底（100），形成在半导体衬底上的下电极（110）和形成在下电极上的电介质层（130）。 此时，电介质层由含有钛和钽的氧化物层构成。 此时，电介质层的钛浓度根据电介质层的厚度而不同。 半导体存储器件还包括形成在电介质层上的上电极（140）。 优选地，反应抑制层（120）位于下电极和电介质层之间，用于抑制电介质层的反应。

公开(公告)号：KR1020040001737A

公开(公告)日：2004-01-07

申请号：KR1020020037056

申请日：2002-06-28

Applicant: 삼성전자주식회사

Inventor： 임한진 ,  남갑진

IPC: H01L27/108

Abstract: PURPOSE: A method for manufacturing a capacitor having a leakage current characteristic improved dielectric layer is provided to be capable of obtaining an oxide layer having a predetermined thickness for preventing the flow of leakage current by promoting the oxidation of a lower electrode using chrome. CONSTITUTION: A lower electrode of a capacitor is electrically connected with an active region of a semiconductor substrate(210). A metal oxide dielectric layer is formed at the upper portion of the lower electrode of the capacitor(220). An oxide layer having a predetermined thickness, is formed at the surface between the lower electrode and the metal oxide dielectric layer by carrying out a heat treatment in the ozone atmosphere while supplying chrome(230). An upper electrode of the capacitor is formed at the upper portion of the metal oxide dielectric layer(240).

Abstract translation: 目的：提供一种具有改善电介质层的漏电流特性的电容器的制造方法，其能够获得具有预定厚度的氧化物层，以通过使用铬促进下部电极的氧化来防止漏电流的流动。 构成：电容器的下电极与半导体衬底（210）的有源区电连接。 在电容器（220）的下电极的上部形成金属氧化物电介质层。 通过在供给铬（230）的同时在臭氧气氛中进行热处理，在下电极和金属氧化物电介质层之间的表面上形成具有预定厚度的氧化物层。 电容器的上电极形成在金属氧化物电介质层（240）的上部。

公开(公告)号：KR100311050B1

公开(公告)日：2001-11-05

申请号：KR1019990057626

申请日：1999-12-14

Applicant: 삼성전자주식회사

Inventor： 김진원 ,  남상돈 ,  김완돈 ,  남갑진

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/31122

Abstract: 반도체장치에사용되는커패시터전극제조방법을개시한다. 본발명의일 관점은, 반도체기판상에지지용절연막, 산화탄탈륨막을포함하는식각종료막및 몰드(mold)용희생절연막을순차적으로형성한다. 몰드용희생절연막, 식각종료막및 지지용절연막을순차적으로패터닝하여, 스토리지전극이 3차원적인형상을가지도록유도하는몰드를형성한다. 몰드상에몰드의내측면을덮는스토리지전극막을형성한후, 커패시터별로스토리지전극을분리한다. 잔류하는몰드용희생절연막을산화탄탈륨막을식각종료점으로선택적으로습식식각하여제거한다.

公开(公告)号：KR100272160B1

公开(公告)日：2000-11-15

申请号：KR1019960015581

申请日：1996-05-11

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  박선후 ,  강성훈 ,  김경훈

IPC: H01L27/108

Abstract: Ta
2 O
5 막을 이용한 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 하부 전극 위에 소정의 두께를 가지는 유전막을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법에 있어서, 상기 유전막을 형성하기 위하여 상기 하부 전극상에 Ta
2 O
5 를 증착하여 제1 Ta
2 O
5 막을 형성하고, 인-시튜(in situ)로 200 ~ 600℃의 온도하에서 상기 제1 Ta
2 O
5 막상에 충분한 양의 O
2 를 흘려주어 O
2 플러싱(flushing)을 행함으로써 균일한 두께를 가지는 초기 Ta
2 O
5 막을 형성하고, 상기 초기 Ta
2 O
5 막이 형성된 결과물상에 Ta
2 O
5 를 증착하여 제2 Ta
2 O
5 막을 형성한다.

公开(公告)号：KR1020000015121A

公开(公告)日：2000-03-15

申请号：KR1019980034862

申请日：1998-08-27

Applicant: 삼성전자주식회사

Inventor： 형용우 ,  남갑진 ,  원석준

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a conductive plug of semiconductor devices is provided to simplify manufacturing process and prevent a bridge between the conductive plugs by performing the plug formation processes in-situ. CONSTITUTION: The method comprises the steps of forming (40) an interlayer insulator on a semiconductor substrate; forming (42) a contact hole in the interlayer insulator; forming (44) a conductive layer by filling to the contact hole; and forming (46) a conductive plug filled the contact hole by flattening the conductive layer, wherein the conductive layer formation step (44) and the conductive plug formation step (46) are performed by in-situ process.

Abstract translation: 目的：提供一种用于形成半导体器件的导电插塞的方法，以简化制造工艺并通过原位执行插塞形成工艺来防止导电插头之间的桥接。 构成：该方法包括在半导体衬底上形成（40）层间绝缘体的步骤; 在所述层间绝缘体中形成（42）接触孔; 通过填充到接触孔来形成（44）导电层; 以及通过使所述导电层平坦化而形成（46）填充所述接触孔的导电插塞，其中所述导电层形成步骤（44）和所述导电插塞形成步骤（46）通过原位工艺进行。

公开(公告)号：KR100207485B1

公开(公告)日：1999-07-15

申请号：KR1019960029883

申请日：1996-07-23

Applicant: 삼성전자주식회사

Inventor： 김경훈 ,  남갑진 ,  박인성 ,  박영욱

IPC: H01L27/108

CPC classification number: H01L28/40 ,  H01L21/31604

Abstract: 고 유전막으로서 오산화 이 탄탈륨(Ta
2 O
5 )막을 사용한다. 하지만, 상기 TO막을 형성하기 전에 RTN공정만으로 커패시터의 하부전극을 전 처리하는 종래 기술에 의한 반도체장치의 커패시터 제조방법과는 달리 본 발명에서는 RTO + RTN방식으로 커패시터의 하부전극을 전 처리한다. 이 결과 상기 TO막을 형성한 후 계속되는 고온 열처리 공정에서 상기 TO막과 상기 하부전극의 계면에 형성된 계면막간의 반응을 방지할 수 있다.
이에 따라 본 발명에 의한 커패시터 제조방법으로 제조된 커패시터는 종래에 비해 더욱 얇은 두께를 가지면서도 안정된 누설전류 특성을 갖고 있으므로 고 집적화에 유리하다.

公开(公告)号：KR100207465B1

公开(公告)日：1999-07-15

申请号：KR1019960005092

申请日：1996-02-28

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  김영대

IPC: H01L27/108

Abstract: 등가산화막 두께가 낮으면서도 누설 전류를 감소시킬 수 있는 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판에 형성된 하부 전극 상에 제1실리콘질화막을 형성하는 단계와, 상기 제1실리콘질화막을 산화시켜 제1실리콘산화막을 형성하는 단계와, 상기 제1실리콘산화막 상에 실리콘이 풍부한(si rich) 제2실리콘질화막을 형성하는 단계와, 상기 실리콘이 풍부한 제2실리콘질화막을 플라즈마 또는 포토에너지를 이용하여 산화시켜 제2실리콘산화막을 형성하여, 상기 제1실리콘 질화막과 제1실리콘산화막 및 제2실리콘산화막으로 구성된 유전체막을 형성하는 단계와, 상기 유전체막 상에 상부 전극을 형성하는 단계를 포함한다. 본 발명은 유전체막중 상부에 형성되는 실리콘산화막의 두께를 증가시키면서 하부에 형성된 실리콘질화막의 두께를 줄일 수 있으므로 누설 전류를 감소시키고 등가산화막 두께를 감소시킬 수 있다.

公开(公告)号：KR1019980068798A

公开(公告)日：1998-10-26

申请号：KR1019970005580

申请日：1997-02-24

Applicant: 삼성전자주식회사

Inventor： 김경훈 ,  남갑진

IPC: H01L27/108

Abstract: 본 발명은 반도체 소자의 커패시터 제조 방법을 개시한다. 이는 제 1 도전층 상에 오산화이탄탈륨(Ta
2 O
5 )을 증착하여 유전막을 형성하는 제 1 단계; 상기 유전막이 형성된 제 1 도전층 상에 산소를 이온주입하는 제 2 단계; 상기 유전막 상에 제 2 도전층을 형성하는 제 3 단계; 및 상기 단계들로 형성된 결과물에 열처리하는 제 4 단계로 이루어진다. 즉, 단차 도포성이 나쁜 질화티타늄(TiN)을 증착하는 공정 대신 산소 이온 주입 공정을 진행함으로써, 산소 결핍으로 인한 유전막의 열화 특성을 개선할 수 있다.

公开(公告)号：KR1019970053850A

公开(公告)日：1997-07-31

申请号：KR1019950066926

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 김경훈 ,  남갑진 ,  유차영 ,  김영대

IPC: H01L27/04

Abstract: 본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 본 발명에 의한 커패시터 제조 방법에 의하면, 하부에 가열 수단이 설치된 반응 챔버 내에서 웨이퍼상에 적층된 비정질 상태의 실리콘 표면에 HSG-Si를 성장시키기 위하여, 비정질 실리콘이 적층된 웨이퍼가 놓여진 상기 반응챔버에 열전달 가스를 주입하여, 반응 챔버 내의 가스 온도를 200∼800℃로 되도록 조절하는 단계와, 상기 반응 챔버 내에 Si 결정 시드(seed)를 조사하는 단계와, 상기 웨이퍼상의 비정질 실리콘 표면에 HSG-Si를 성장시키는 단계를 포함한다. 본 발명에 의하면, 웨이퍼에 전달하는 열을 보조 가열 수단을 이용하여 분산 공급함으로써, 고진공을 유지할 필요가 없고, 따라서 하드웨어도 단순화시킬 수 있으며, HSG Si 형성시 볼드형 결함도 방지할 수 있고, 공정 시간도 단축할 수 있다.

公开(公告)号：KR101812593B1

公开(公告)日：2017-12-28

申请号：KR1020110134462

申请日：2011-12-14

Applicant: 삼성전자주식회사

Inventor： 백성권 ,  김진석 ,  남갑진 ,  민지영 ,  정은애

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L21/28185 ,  H01L21/3115 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/517 ,  H01L29/66545

Abstract: 반도체장치의제조방법이제공된다. 기판상에게이트절연막패턴을형성한다. 상기게이트절연막패턴상에불순물이도핑된희생층을형성한다. 상기희생층에도핑된불순물이상기게이트절연막패턴내로확산되도록어닐링공정을수행한다. 상기희생층을제거한다. 상기게이트절연막패턴상에게이트전극을형성한다. 상기반도체장치는우수한전기적특성을갖는다.

Abstract translation: 提供了一种制造半导体器件的方法。 由此在衬底上形成栅极绝缘膜图案。 在栅绝缘膜图案上形成掺杂有杂质的牺牲层。 执行退火处理以扩散到牺牲层中的掺杂移相器栅极绝缘膜图案中。 牺牲层被移除。 栅极电极形成在栅极绝缘膜图案上。 该半导体器件具有优异的电特性。