公开(公告)号：KR1019990085853A

公开(公告)日：1999-12-15

申请号：KR1019980018531

申请日：1998-05-22

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  박문한

IPC: H01L21/76

Abstract: 트랜치형 소자분리막 형성방법에 관해 개시되어 있다. 트랜치를 복합막으로 매립하고, 그 결과물을 평탄화한 다음, 게이트 산화막 형성 전에 상기 평탄화된 결과물을 어닐링한다. 상기 어닐에 의해, 반도체 기판과 패드 산화막 사이의 계면중 트랜치에 접한 계면에 존재하는 오염물질이 제거된다. 따라서, 활성영역 상에 형성되는 게이트 산화막의 상기 트랜치에 인접한 부분의 두께가 다른 부분에 비해 박막화되는 것을 방지할 수 있다. 이에 따라 게이트 산화막의 특성이 저하되는 것, 특히 브레이크 다운 전압이 낮아지는 것을 방지할 수 있다.

公开(公告)号：KR100230431B1

公开(公告)日：1999-11-15

申请号：KR1019970035212

申请日：1997-07-25

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  홍석훈 ,  신유균

IPC: H01L21/76

CPC classification number: H01L21/76232

Abstract: 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판의 트렌치 영역을 노출시키는 마스크층이 상면에 형성된 반도체 기판상에 스트레스 특성이 서로 다른 2개의 층이 차례로 적층된 복합막으로 이루어지는 트렌치 매립용 산화막을 형성한다. 상기 트렌치 매립용 산화막을 치밀화한다. 상기 마스크층의 상면을 노출시키도록 상기 트렌치 매립용 산화막을 평탄화하여 상기 트렌치 영역 내에 트렌치 매립층을 형성한다.

公开(公告)号：KR1019990051399A

公开(公告)日：1999-07-05

申请号：KR1019970070716

申请日：1997-12-19

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L21/76

Abstract: 본 발명의 반도체 장치의 소자분리방법은 실리콘 기판 상에 패드 산화막 패턴, 고온 산화막 패턴 및 질화막 패턴을 차례대로 형성하여 좁은 필드 영역과 넓은 필드 영역을 한정하는 단계와, 상기 고온산화막 패턴, 질화막 패턴 및 패드 산화막 패턴을 마스크로 하여 상기 좁은 필드 영역과 넓은 필드 영역에 각각 좁은 트랜치 및 넓은 트랜치를 형성하는 단계와, 상기 좁은 트랜치 및 넓은 트랜치의 측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서가 형성된 실리콘 기판을 산화시켜 상기 좁은 트랜치의 바닥에 제1 열산화막을 형성하고 상기 넓은 트랜치의 바닥에 상기 제1 열산화막보다 두꺼운 제2 열산화막을 형성하는 단계와, 상기 좁은 트랜치 및 넓은 트랜치를 매립하도록 CVD 산화막을 형성하는 단계를 포함한다. 이로써, 좁은 트랜치 영역과 넓은 트랜치를 잘 매립할 수 있게 된다.

公开(公告)号：KR1019990011953A

公开(公告)日：1999-02-18

申请号：KR1019970035212

申请日：1997-07-25

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  홍석훈 ,  신유균

IPC: H01L21/76

Abstract: 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판의 트렌치 영역을 노출시키는 마스크층이 상면에 형성된 반도체 기판상에 스트레스 특성이 서로 다른 2개의 층이 차례로 적층된 복합막으로 이루어지는 트렌치 매립용 산화막을 형성한다. 상기 트렌치 매립용 산화막을 치밀화한다. 상기 마스크층의 상면을 노출시키도록 상기 트렌치 매립용 산화막을 평탄화하여 상기 트렌치 영역 내에 트렌치 매립층을 형성한다.

公开(公告)号：KR1019980045148A

公开(公告)日：1998-09-15

申请号：KR1019960063309

申请日：1996-12-09

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L21/76

Abstract: 본 발명은 반도체 소자의 트렌치 소자 분리 방법을 개시한다.
이는 반도체 기판 상에 패드 산화막과 질화막을 차례로 형성하는 제 1 단계; 사진 식각 방법을 이용하여 상기 반도체 기판 상에 활성 영역과 비활성 영역을 한정하는 제 2 단계; 상기 비활성 영역의 질화막/패드 산화막/반도체 기판을 식각하여 트렌치를 형성하는 제 3 단계; 상기 트렌치가 형성된 반도체 기판 전면에 절연 물질을 증착하여 절연층을 형성하는 제 4 단계; 상기 절연층 상에 SiN을 증착하는 방법 및 상기 절연층의 표면을 질화(Nitridation)처리하는 방법 중 어느 하나를 이용하여 상기 절연층 상에 물질층을 형성하는 제 5 단계; 상기 물질층 상에 감광막을 증착하는 제 6 단계; 상기 물질층에서 상대적으로 낮은 단차가 형성된 부분에만 상기 감광막을 남기는 제 7 단계; 상기 감광막을 열처리하는 제 8 단계; 및 상기 감광막과 상기 물질층/절연층을 동시에 에치백하는 제 9 단계로 이루어진다.
즉, 감광막의 하부 막질로 SiN을 사용함으로써 후속되는 열처리 공정시 감광막이 보다 원할하게 플로우되고 그 결과 보다 우수한 평탄도를 얻을 수 있다는 장점이 있다.

公开(公告)号：KR1019980012599A

公开(公告)日：1998-04-30

申请号：KR1019960031206

申请日：1996-07-29

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L29/02

公开(公告)号：KR101675319B1

公开(公告)日：2016-11-14

申请号：KR1020100096470

申请日：2010-10-04

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  박문한 ,  김은곤 ,  도진호 ,  김원홍 ,  송문균 ,  주대권

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28123 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28097 ,  H01L21/32134 ,  H01L21/32139 ,  H01L29/517 ,  H01L29/518

Abstract: 반도체소자의제조방법에서, 기판상에고유전물질을포함하는게이트절연막을형성한다. 게이트절연막상에식각저지막을형성한다. 식각저지막상에금속막을형성한다. 금속막상에비정질실리콘을포함하는하드마스크를형성한다. 하드마스크를식각마스크로사용하여금속막을패터닝함으로써금속막패턴을형성한다. 상기반도체소자의제조방법에서하드마스크와식각저지막을사용함으로써게이트절연막을보호하고게이트패터닝정밀도를향상시킬수 있다.

公开(公告)号：KR1020120030710A

公开(公告)日：2012-03-29

申请号：KR1020100092394

申请日：2010-09-20

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  박문한 ,  송민우 ,  도진호 ,  김원홍 ,  송문균 ,  주대권

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/10873 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28202 ,  H01L27/10814 ,  H01L27/10894 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/42324

Abstract: PURPOSE: A gate structure, a forming method thereof, and a method for manufacturing a semiconductor device including the same are provided to prevent an interface oxide film from being formed between a metal film and an amorphous silicon film by forming the amorphous silicon film on the metal film. CONSTITUTION: A gate insulating film including a high dielectric material is formed on a substrate(100). A metal film is formed on the gate insulating film. A PVD(Physical Vapor Deposition) process is performed and an amorphous silicon film is formed on a metal film. A polysilicon film on which impurity is doped is formed on the amorphous silicon film. The impurity is activated by performing an annealing process on a substrate.

Abstract translation: 目的：提供一种栅极结构及其形成方法及其制造方法，用于通过在非晶硅膜上形成非晶硅膜来防止在金属膜和非晶硅膜之间形成界面氧化膜 金属膜。 构成：在基板（100）上形成包括高电介质材料的栅极绝缘膜。 在栅极绝缘膜上形成金属膜。 进行PVD（物理气相沉积）工艺，并在金属膜上形成非晶硅膜。 在非晶硅膜上形成掺杂有杂质的多晶硅膜。 通过在衬底上进行退火处理来激活杂质。

公开(公告)号：KR1020110107206A

公开(公告)日：2011-09-30

申请号：KR1020100026430

申请日：2010-03-24

Applicant: 삼성전자주식회사

Inventor： 김은곤 ,  박문한 ,  이광열 ,  박철우 ,  이상민

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/32139 ,  H01L21/32134 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/28052

Abstract: 반도체 장치의 제조 방법이 제공된다. 이 방법은 제 1 영역 및 제 2 영역을 갖는 기판의 전면 상에 게이트 절연막 및 제 1 게이트막을 순차적으로 형성하는 것, 제 2 영역 상의 제 1 게이트막 상에 란탄 산화물 마스크 패턴을 형성하는 것, 및 란탄 산화물 마스크 패턴을 마스크로 하는 식각 공정으로 제 1 영역 상의 제 1 게이트막을 선택적으로 제거하여, 제 2 영역 상에 제 1 게이트막 패턴을 형성하는 것을 포함한다.

公开(公告)号：KR100585171B1

公开(公告)日：2006-06-02

申请号：KR1020050002465

申请日：2005-01-11

Applicant: 삼성전자주식회사

Inventor： 이화성 ,  우에노테추지 ,  유재윤 ,  이호 ,  이승환 ,  김현석 ,  박문한

IPC: H01L21/336

CPC classification number: H01L29/66795 ,  H01L29/7854

Abstract: 다면체로 구성되는 3차원 활성 영역인 반도체 바디와, 반도체 바디 내에 형성되는 다면 채널 영역을 구비하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명의 반도체 소자는 기판의 주면(主面)에 수직인 양 측벽과, 기판의 주면에 평행한 상면과, 양 측벽과 상면과의 사이에 각각 연장되어 있는 경사면을 가지는 반도체 바디를 포함한다. 상기 반도체 바디 내에는 양 측벽, 상면 및 경사면에 따라 다면 채널 영역이 형성되어 있다. 다면 채널 영역 위에는 반도체 바디의 양 측벽, 상면 및 경사면에 대향(對向)하는 게이트가 형성되어 있다. 반도체 바디의 경사면은 1 방향의 면 또는 2 방향의 면으로 이루어진다. 반도체 바디를 형성하기 위하여 선택적 에피택셜 성장 방법을 이용한다.
비평면 트랜지스터, 반도체 바디, 다면 채널, 선택적 에피택셜,