公开(公告)号：KR1020080025638A

公开(公告)日：2008-03-21

申请号：KR1020070086240

申请日：2007-08-27

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박완재 ,  최형윤 ,  린,이시엉 ,  천,통칭

IPC: H01L21/28

CPC classification number: H01L21/3146 ,  H01L21/02115 ,  H01L21/0212 ,  H01L21/02167 ,  H01L21/02271 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/31155 ,  H01L21/76807 ,  H01L21/76825 ,  H01L21/76829 ,  H01L2221/1063 ,  Y10S438/924

Abstract: A method for fabricating interconnections of a microelectronic device using a dual damascene process is provided to obtain highly reliable interconnections with zero flaws by increasing a filling margin of a conductive material. A method for fabricating interconnections of a microelectronic device using a dual damascene process comprises the steps of: preparing a semiconductor substrate including a lower dielectric layer and a lower interconnection(S10); forming an etch stop layer and an interlayer dielectric layer on the semiconductor substrate(S20); forming a via hole for exposing the etch stop layer within the interlayer dielectric layer(S30); doping carbon on the etch stop layer(S60); forming a trench that is overlapped a part of the via hole within the interlayer dielectric layer by performing trench etching(S70); removing the carbon-doped etch stop layer(S80); and forming an upper interconnection by filling the via hole and trench with a conductive material(S90).

Abstract translation: 提供了使用双镶嵌工艺制造微电子器件的互连的方法，以通过增加导电材料的填充余量来获得具有零缺陷的高度可靠的互连。 使用双镶嵌工艺制造微电子器件的互连的方法包括以下步骤：制备包括下电介质层和下互连的半导体衬底（S10）; 在半导体衬底上形成蚀刻停止层和层间电介质层（S20）; 形成用于暴露层间电介质层内的蚀刻停止层的通孔（S30）; 在蚀刻停止层上掺杂碳（S60）; 通过进行沟槽蚀刻，形成与层间绝缘层内的通孔的一部分重叠的沟槽（S70）; 去除碳掺杂蚀刻停止层（S80）; 以及通过用导电材料填充所述通孔和沟槽来形成上部互连（S90）。

公开(公告)号：KR100621562B1

公开(公告)日：2006-09-14

申请号：KR1020040060275

申请日：2004-07-30

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  장호선 ,  오영묵

IPC: H01L21/306

CPC classification number: H01L21/76802 ,  H01L21/0273 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/31144 ,  H01L21/32139 ,  H01L2221/1057

Abstract: 포토레지스트 패턴 상에 CO 가스에 의해 형성된 선택적 폴리머 마스크를 사용하는 건식 식각 방법이 제공된다. 건식 식각 방법은 포토레지스트 패턴 하부에 CO 가스와 폴리머 반응을 일으키지 않는 피식각 막질이 형성된 반도체 기판을 반응기 내에 재치시키는 단계, 반응기 내로 CO 가스만을 유입하여 포토레지스트 패턴 상부에 폴리머를 선택적으로 증착하여 폴리머층을 형성하는 단계 및 포토레지스트 패턴 및 폴리머층을 마스크로 하여 피식각 막질을 식각하는 단계를 포함한다.
건식 식각, 선택적 폴리머층, 포토레지스트, CO 가스

公开(公告)号：KR1020050050931A

公开(公告)日：2005-06-01

申请号：KR1020030084597

申请日：2003-11-26

Applicant: 삼성전자주식회사

Inventor： 홍욱선 ,  박완재 ,  하상록

IPC: H01L21/28

Abstract: 본 발명은 듀얼 다마신 공정을 적용한 반도체 소자의 금속배선 형성방법에 관한 것이다.
본 발명에서 제안된 금속배선 형성방법은, 반사방지막(이하, ARL이라 한다)을 도입해서, 비아 홀이 이단계 식각 공정(포토레지스트 패턴을 마스크로 사용한 1차 식각 공정과 상기 반사방지막을 하드 마스크로 사용한 2차 식각 공정)에 의해 형성되도록 하되, 1차 식각 공정후 곧바로 희생막 코팅 공정이 진행되도록 해서, 희생막을 종래와 동일 두께(혹은 이보다 얇은 두께)로 가져가더라도 사진식각공정시 충분한 포토 마진을 확보할 수 있도록 한 것에 그 특징을 두고 있다.
이와 같이 금속배선을 형성하면, 희생막의 두께 증가없이도 포토 마진을 기존대비 증가시킬 수 있으므로, 피알 포이즈닝이 발생되는 것을 막을 수 있고, 메탈 트랜치의 확대를 방지할 수 있으며, 공정 신뢰성을 향상시킬 수 있다.

公开(公告)号：KR100480641B1

公开(公告)日：2005-03-31

申请号：KR1020030003296

申请日：2003-01-17

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  박완재 ,  안정훈 ,  이경태 ,  정무경 ,  이용준 ,  김일구 ,  이수근

IPC: H01L27/04

CPC classification number: H01L28/55 ,  H01L21/76895 ,  H01L23/5223 ,  H01L27/0805 ,  H01L27/1085 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명의 금속-절연체-금속 커패시터는 상, 하부 전극 및 상, 하부 전극 사이에 개재된 유전체막을 포함하며, 상부 전극에는 제1 전압이 인가되고, 하부 전극에는 제1 전압과 다른 제2 전압이 인가되며, 상부 전극에 제1 전압을 인가하기 위한 배선은 하부 전극의 하부 레벨 또는 동일 레벨의 배선이다. 따라서, 유전체막의 두께를 유전체막의 신뢰성이 인정되는 한도 내에서 최소화할 수 있으므로 고 커패시턴스의 MIM 커패시터를 구현할 수 있다.

公开(公告)号：KR100454128B1

公开(公告)日：2004-10-26

申请号：KR1020020017949

申请日：2002-04-02

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  정주혁 ,  김일구 ,  이경우 ,  박완재 ,  김재학

IPC: H01L21/28

CPC classification number: H01L21/76831 ,  H01L21/316 ,  H01L21/31612 ,  H01L21/31629 ,  H01L21/31633 ,  H01L21/31695 ,  H01L21/76808 ,  H01L21/76835 ,  H01L2221/1036

Abstract: Provided are an inter-metal dielectric pattern and a method of forming the same. The pattern includes a lower interconnection disposed on a semiconductor substrate, a lower dielectric layer having a via hole exposing the lower interconnection and covering the semiconductor substrate where the lower interconnection is disposed, and an upper dielectric pattern and a lower capping pattern, which include a trench line exposing the via hole and sequentially stacked on the lower dielectric layer. The lower dielectric layer and the upper dielectric pattern are low k-dielectric layers formed of materials such as SiO2, SiOF, SiOC, and porous dielectric. The method includes forming an inter-metal dielectric layer including a lower dielectric layer and upper dielectric layer, which are sequentially stacked, on a lower interconnection formed on a semiconductor substrate. The inter-metal dielectric layer is patterned to form a via hole, which exposes the upper side of the lower interconnection. Then, an upper capping layer is formed on the entire surface of the semiconductor substrate including the via hole. The upper capping layer and the upper dielectric layer are successively patterned to form a trench line exposing the upper side of the via hole. The upper capping layer is formed of at least one material selected from the group consisting of a silicon oxide layer, a silicon carbide layer, a silicon nitride layer, and a silicon oxynitride layer, by using PECVD.

Abstract translation: 提供了金属间介电图案及其形成方法。 该图案包括设置在半导体衬底上的下互连，具有暴露下互连并覆盖设置有下互连的半导体衬底的通孔的下介电层，以及包括下部电介质图案和下部图案的上部电介质图案和下部图案图案， 沟槽线暴露通孔并顺序地堆叠在下介电层上。 下电介质层和上电介质图案是由诸如SiO 2，SiOF，SiOC和多孔电介质的材料形成的低k电介质层。 该方法包括在形成于半导体衬底上的下互连上形成包括顺序堆叠的下介电层和上介电层的金属间介电层。 金属间介电层被图案化以形成暴露下互连的上侧的通孔。 然后，在包括通孔的半导体衬底的整个表面上形成上覆盖层。 上覆盖层和上介电层被连续图案化以形成暴露通孔上侧的沟槽线。 通过使用PECVD，上覆盖层由选自由氧化硅层，碳化硅层，氮化硅层和氮氧化硅层组成的组中的至少一种材料形成。

公开(公告)号：KR1020040034318A

公开(公告)日：2004-04-28

申请号：KR1020030003296

申请日：2003-01-17

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  박완재 ,  안정훈 ,  이경태 ,  정무경 ,  이용준 ,  김일구 ,  이수근

IPC: H01L27/04

CPC classification number: H01L28/55 ,  H01L21/76895 ,  H01L23/5223 ,  H01L27/0805 ,  H01L27/1085 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: An MIM(Metal-Insulator-Metal) capacitor having high capacitance, an IC(Integrated Circuit) chip having the same, a manufacturing method thereof are provided to be capable of minimizing the thickness of a dielectric layer while securing the reliability of the dielectric layer. CONSTITUTION: An MIM capacitor includes the first and second line(112,114) isolated from each other on a substrate. At this time, the first and second voltage are applied to the first and second line, respectively. The MIM capacitor further includes a lower electrode(120) isolated from the first line and connected with the second line, and an upper electrode(140) overlapped with the lower electrode and connected with the first line. At this time, a dielectric layer is located between the lower and upper electrode.

Abstract translation: 目的：具有高电容的MIM（金属 - 绝缘体 - 金属）电容器，具有该电容器的IC（集成电路）芯片）及其制造方法被设置为能够使电介质层的厚度最小化，同时确保 电介质层。 构成：MIM电容器包括在衬底上彼此隔离的第一和第二线（112,114）。 此时，第一和第二电压分别施加到第一和第二线。 MIM电容器还包括与第一线隔离并与第二线相连的下电极（120）和与下电极重叠并与第一线连接的上电极（140）。 此时，电介质层位于下电极和上电极之间。

公开(公告)号：KR100317915B1

公开(公告)日：2001-12-22

申请号：KR1019990009703

申请日：1999-03-22

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  신경섭 ,  김지수

IPC: H01L21/3065

Abstract: 본발명은플라즈마식각장치에관한것으로, 플라즈마식각챔버, 상기챔버내에서플라즈마가발생되도록상기챔버내의제 1 전극에 RF 소오스파워를공급하는제 1 RF 파우어공급기, 상기제 1 RF 파우어공급기에서발생된 RF 소오스파우어를소정의주기로온/오프시키는변조파형을발생시키는제 1 함수발생기, 상기기판의지지대를포함하여챔버내의제 2 전극에 RF 바이어스파우어를공급하는제 2 RF 파우어공급기, 그리고상기제 2 파우어공급기에서발생된 RF 바이어스파우어를소정의주기로온/오프시키는변조파형을발생시키되, 상기 RF 바이어스파우어가상기 RF 소오스파우어에대해소정의위상차를갖도록하는변조파형을발생시키는제 2 함수발생기를포함하다. 본발명에따르면, RF 소오스파우어(RF source power) 뿐아니라 RF 바이어스파우어(RF bias power)도또한주기적으로온/오프(periodically on/off) 시키고, RF 소오스파우어에대해 RF 바이어스파우어의위상(phase)을지연(delay)시킨다. 이로써, 전자의온도를최소화시킬수 있고, 따라서챠지업 손상을유발하는 ESE(electron shading effect)를최소화할 수있으며, 소자의페일(device fail)을방지할수 있다.

公开(公告)号：KR1020010037206A

公开(公告)日：2001-05-07

申请号：KR1019990044595

申请日：1999-10-14

Applicant: 삼성전자주식회사

Inventor： 신경섭 ,  정상섭 ,  안태혁 ,  박완재 ,  김지수

IPC: H01L27/108

Abstract: PURPOSE: A method for manufacturing a capacitor is provided to prevent a leakage current phenomenon, by etching the second insulating layer by a dry etching method and eliminating an upper portion of the storage polysilicon layer by an etching method, thereby forming a round profile of the upper end portion of the storage polysilicon layer. CONSTITUTION: A polyplug(20) is formed on a semiconductor substrate(10). After a nitride layer stop layer and the first insulating layer are formed on the polyplug, the first insulating layer is patterned and etched until the polyplug is exposed, to form a storage hole. A storage polysilicon layer is formed inside the storage hole where the polyplug is exposed and along the surface of the first insulating layer. The second insulating layer is formed on the storage polysilicon layer. The second insulating layer is etched by a dry etching method and an upper portion of the storage polysilicon layer is etched away, so that the storage polysilicon layer outside the storage hole is etched and the storage polysilicon layer of a cylinder type is left. The second insulating layer inside the storage hole and the first insulating layer outside the storage hole are etched to form a storage electrode layer. A dielectric layer and a plate electrode layer are formed on the storage electrode layer.

Abstract translation: 目的：提供一种用于制造电容器的方法，通过用干蚀刻方法蚀刻第二绝缘层并通过蚀刻方法消除存储多晶硅层的上部，从而形成漏电流现象的圆形轮廓 存储多晶硅层的上端部分。 构成：在半导体衬底（10）上形成聚拢块（20）。 在氮化物层停止层和第一绝缘层形成在聚polyp条上之后，对第一绝缘层进行图案化和蚀刻，直到聚polyp条露出来形成存储孔。 在聚束块暴露的存储孔内部并且沿着第一绝缘层的表面形成存储多晶硅层。 第二绝缘层形成在存储多晶硅层上。 通过干蚀刻方法蚀刻第二绝缘层，并且蚀刻掉存储多晶硅层的上部，从而蚀刻存储孔外部的存储多晶硅层，并留下圆柱型存储多晶硅层。 在存储孔内部的第二绝缘层和存储孔外部的第一绝缘层被蚀刻以形成存储电极层。 电介质层和平板电极层形成在存储电极层上。

公开(公告)号：KR1019980065700A

公开(公告)日：1998-10-15

申请号：KR1019970000813

申请日：1997-01-14

Applicant: 삼성전자주식회사

Inventor： 박완재

IPC: H01L27/108

Abstract: 공정결함을 개선하면서 커패시터 하부전극의 표면적을 늘리 수 있는 반도체 장치의 스택형 커패시터 하부전극 형성방법에 관하여 개시한다. 이를 위하여 본 발명은, 절연막이 형성된 반도체 기판에 제1 도전층의 커패시터 하부전극을 형성하는 단계와, 상기 커패시터의 하부전극이 형성된 결과물에 커패시터의 하부전극과 동일한 재질의 제2 도전층을 200∼1000Å의 두께로 형성하는 단계 및 상기 제2 도전층을 CL
2 /SF
6 가스를 사용하여 이방성으로 건식식각하여 커패시터 하부전극 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 스택형 커패시터 하부전극 형성방법을 제공한다.

公开(公告)号：KR101202800B1

公开(公告)日：2012-11-19

申请号：KR1020070086240

申请日：2007-08-27

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박완재 ,  최형윤 ,  린,이시엉 ,  천,통칭

IPC: H01L21/28

CPC classification number: H01L21/3146 ,  H01L21/02115 ,  H01L21/0212 ,  H01L21/02167 ,  H01L21/02271 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/31155 ,  H01L21/76807 ,  H01L21/76825 ,  H01L21/76829 ,  H01L2221/1063 ,  Y10S438/924

Abstract: 듀얼 다마신 공정을 사용하는 미세 전자 소자의 배선 제조 방법들이 제공된다. 본 발명의 일 실시예에 의한 미세 전자 소자의 배선 제조 방법은, 하부 절연막 및 하부 배선을 포함하는 반도체 기판을 준비하고, 반도체 기판 상에 식각 저지막 및 층간 절연막을 형성하고, 층간 절연막 내에 식각 저지막을 노출하는 비아홀을 형성하고, 식각 저지막에 탄소를 도핑하고, 트렌치 식각을 진행하여 층간 절연막 내에 비아홀의 일부와 중첩되는 트렌치를 형성하고, 상기 탄소 도핑된 식각 저지막을 제거하고, 상기 비아홀 및 트렌치를 도전성 물질로 매립하여 상부 배선을 형성하는 것을 포함한다.
듀얼 다마신 배선, 탄소 도핑, 보호막