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公开(公告)号：KR1019950015569A
公开(公告)日：1995-06-17
申请号：KR1019930026156
申请日：1993-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/265
Abstract: 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 활성영역을 한정하기 위한 분리영역을 형성한 다음, 기판 전면에 제1도전형의 제1도판트를 이온주입하여 제1도전형의 제1불순물영역을 형성한다. 상기 제1 분순물영역이 형성된 기판의 제1영역에 제1도전형의 제2도판트를 이온주입하여 제 1도전형의 제 1웰을 형성한 후, 상기 기판의 제2영역에 제2도전헝의 제3도판트를 이온주입하여 제2도전헝의 제2웰을 형성한다. 상기 제1도전형의 제1불순물영역에 의해 제1웰의 표면농도가 낮아지게 되어, 상기 제1웰에 형성될 제2도전헝 MOS 트랜지스터의 바디 효차를 감소시킨다.
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公开(公告)号：KR1019950010210A
公开(公告)日：1995-04-26
申请号：KR1019930019947
申请日：1993-09-27
Applicant: 삼성전자주식회사
Inventor： 박재관
IPC: H01L21/28
Abstract: 신규한 종형 전극배선층의 연결방법이 개시되어 있다. X축방향으로 제1간격을 두고 일렬로 형성되고, 상기 X축 방향과는 수직인 Y축 방향으로 제2간격으로 형성되어 다수의 열을 이루고 있는 패턴들; 및 상기 패턴들을 둘러 싸고 있으며, 상기 Y축 방향의 상기 패턴들 사이의 공간은 도전성 물질로 매립되어 있는 도전성 구조물을 포함하는 반도체 장치가 제공된다.
별도의 사진공정이나 연결용 도전층 없이, 종형의 전극배선층들을 용이하게 연결할 수 있다.-
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Patent Agency Ranking
公开(公告)号：KR101515907B1
公开(公告)日：2015-04-29
申请号：KR1020080104264
申请日：2008-10-23
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 제1 영역 및 제2 영역을 포함하는 기판상에서 제2 영역에 저밀도 마스크 패턴을 형성한다. 제1 영역에 복수의 협폭 몰드 마스크 패턴을 형성한다. 제1 영역에 복수의 협폭 몰드 마스크 패턴의 측벽을 덮는 복수의 제1 스페이서를 형성한다. 제1 영역에는 기판에 복수의 제1 스페이서가 전사된 복수의 협폭 패턴을 형성하고, 제1 영역에 복수의 협폭 패턴이 형성되는 동안 제2 영역에는 기판에 저밀도 마스크 패턴이 전사된 광폭 패턴을 형성한다.
몰드 마스크 패턴, 저밀도 마스크 패턴, 스페이서, 트렌치, 얼라인 키Abstract translation: 在包括第一区域和第二区域的基板上的第二区域上形成低密度掩模图案。 在第一区域中形成多个窄宽度的模型掩模图案。 覆盖多个窄宽度模型掩模图案的侧壁的多个第一间隔物形成在第一区域中。 其中多个第一间隔物被转印到基板的多个窄图案形成在第一区域中，并且其中低密度掩模图案转移到基板的宽图案形成在第二区域中，同时多个窄图案形成在第一区域中 的。
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公开(公告)号：KR101497544B1
公开(公告)日：2015-03-03
申请号：KR1020080093369
申请日：2008-09-23
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 이중 패터닝 기술 및 다마신 기술을 이용한 반도체 소자의 패턴 형성방법을 개시한다. 본 발명의 반도체 소자의 패턴 형성방법은 반도체 기판 상의 피식각막 위에 복수의 평행한 라인 형태의 제1 마스크막 패턴을 형성하는 단계; 상기 복수의 제1 마스크막 패턴을 균일한 두께로 커버하는 희생막을 형성하는 단계; 상기 희생막을 사이에 두고 상기 제1 마스크막 패턴과 제2 마스크막 패턴이 교번하도록 상기 희생막에 의하여 커버된 복수의 상기 제1 마스크막 패턴 사이에 상기 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 희생막의 상기 제1 마스크막 패턴의 양쪽 단부를 둘러싼 부분을 가리는 제1 패턴을 포함하는 제3 마스크막 패턴을 형성하는 단계; 및 상기 피식각막 내에 제1 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계; 를 포함한다.
이중 패터닝, 다마신, 트리밍-
公开(公告)号：KR101192359B1
公开(公告)日：2012-10-18
申请号：KR1020070132606
申请日：2007-12-17
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L23/48 , G11C5/063 , G11C16/0483 , H01L21/02697 , H01L21/0337 , H01L21/32139 , H01L27/0207 , H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L2924/0002 , H01L2924/00
Abstract: A NAND flash memory device includes a plurality of continuous conductors disposed on a common level of a multilayer substrate, the plurality of continuous conductors including respective conductive lines extending in parallel along a first direction, respective contact pads disposed at ends of the respective conductive lines and respective conductive dummy lines extending in parallel from the contact pads along a second direction
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公开(公告)号：KR1020120035422A
公开(公告)日：2012-04-16
申请号：KR1020100096916
申请日：2010-10-05
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G06T7/0002 , G06T2207/10016 , G06T2207/10061 , G06T2207/30148 , G06T2207/30168
Abstract: PURPOSE: A method of forming an image of a semiconductor device and a method for inspecting defects of a semiconductor device using the same are provided to simply produce the final image of a specimen by selecting partial image frames of a plurality of image frames. CONSTITUTION: A semiconductor device having an interest area and a peripheral area is prepared(S110). A plurality of image frames, which includes the interest image and the peripheral area image respectively corresponding to the interest area and the peripheral area, is obtained(S120). At least a part of the plurality of image frames is selected(S130). The image of the semiconductor device is obtained by integrating selected image frames(S140).
Abstract translation: 目的：提供一种形成半导体器件的图像的方法和使用其的半导体器件的缺陷检查方法，以通过选择多个图像帧的部分图像帧来简单地产生样本的最终图像。 构成：准备具有感兴趣区域和周边区域的半导体装置（S110）。 获得包括感兴趣图像和分别对应于感兴趣区域和周边区域的周边区域图像的多个图像帧（S120）。 选择多个图像帧中的至少一部分（S130）。 通过对所选择的图像帧进行积分来获得半导体器件的图像（S140）。
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公开(公告)号：KR1020100045191A
公开(公告)日：2010-05-03
申请号：KR1020080104264
申请日：2008-10-23
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/3086 , H01L21/76229 , H01L27/11526 , H01L27/11543 , H01L27/11548
Abstract: PURPOSE: A pattern formation method of a semiconductor device is provided to form a plurality of trenches with different widths in an array region and a peripheral circuit region by applying a double patterning process which uses a spacer formed in both side walls of a mold pattern as the etch mask. CONSTITUTION: A low density mask pattern is formed in a second region on a substrate(300) including a first region(A) and a second region(B). A plurality of narrow mold mask patterns(330A) are formed in the first region. A plurality of first spacers(340A) covering the sidewall of a plurality of narrow mold mask patterns are formed in the first region. A plurality of narrow mold mask patterns in which a plurality of first spacers is transcribed is formed. In the second region, a wide mold mask pattern(330B) in which the low density mask pattern is transcribed is formed.
Abstract translation: 目的：提供一种半导体器件的图案形成方法，通过应用使用形成在模具图案的两个侧壁中的间隔件的双重图案化工艺在阵列区域和外围电路区域中形成具有不同宽度的多个沟槽， 蚀刻掩模。 构成：在包括第一区域（A）和第二区域（B）的基板（300）上的第二区域中形成低密度掩模图案。 在第一区域中形成多个窄模掩模图案（330A）。 在第一区域中形成覆盖多个窄模具掩模图案的侧壁的多个第一间隔物（340A）。 形成多个第一间隔件被转录的多个窄模掩模图案。 在第二区域中，形成有低密度掩模图案被转录的宽模具掩模图案（330B）。
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