公开(公告)号：KR1020170045614A

公开(公告)日：2017-04-27

申请号：KR1020150145431

申请日：2015-10-19

Applicant: 삼성전자주식회사 ,  고려대학교 산학협력단

Inventor： 권승철 ,  박정주 ,  김은성 ,  이경미 ,  이시용 ,  방준하 ,  우상훈

IPC: C08F297/04 ,  C08F299/04 ,  H01L21/033 ,  H01L21/3213

CPC classification number: C08F293/005 ,  B82Y40/00 ,  C08F12/20 ,  C08F2438/03 ,  G03F7/0002 ,  H01L21/0271

Abstract: 블록코폴리머를구성하는제1 폴리머블록및 제2 폴리머블록중에서선택되는어느하나의폴리머블록은할로겐원자로치환된구조를가진다. 집적회로소자를제조하기위하여, 제1 용해도파라미터를가지는제1 폴리머블록과, 제1 용해도파라미터보다더 작은제2 용해도파라미터를가지고할로겐원자로치환된구조를가지는제2 폴리머블록을포함하는블록코폴리머를포함하는블록코폴리머층을피쳐층위에형성한다. 블록코폴리머층을상분리하여복수의제1 도메인과, 복수의제1 도메인을각각포위하는제2 도메인을형성한후, 복수의제1 도메인을제거하고, 제2 도메인을식각마스크로이용하여피쳐층을식각하여복수의홀을형성한다.

Abstract translation: 选自构成嵌段共聚物的第一聚合物嵌段和第二聚合物嵌段的聚合物嵌段中的任何一个具有被卤素原子取代的结构。 一种嵌段共聚物，其包含具有第一溶解度参数的第一聚合物嵌段和具有被第二溶解度参数小于第一溶解度参数的卤素原子取代的结构的第二聚合物嵌段， 在特征层上形成。 嵌段共聚物层被相分离以分别形成围绕多个第一畴的多个第一畴和多个第二畴，然后多个第一畴被去除并且第二畴被用作蚀刻掩模 蚀刻这些层以形成多个孔。

公开(公告)号：KR1020110133828A

公开(公告)日：2011-12-14

申请号：KR1020100053453

申请日：2010-06-07

Applicant: 삼성전자주식회사

Inventor： 김경미 ,  박정주 ,  박미라 ,  이보희 ,  김재호 ,  김영호

IPC: H01L21/027

CPC classification number: H01L21/0273 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31144 ,  H01L21/32139 ,  H01L27/11521 ,  H01L21/0274

Abstract: PURPOSE: A method for forming a photoresist pattern is provided to perform light exposing and developing processes twice under the same conditions, thereby readjusting processing conditions. CONSTITUTION: A mask film(104) is coated on a substrate(100) on which a target film(102) to be etched is formed. A reflection preventing film(110) is coated on the mask film. The reflection preventing film is made of organic and inorganic materials to prevent diffused reflection during a light exposure process. The reflection preventing film includes an inorganic reflection preventing film(106) and an organic reflection preventing film(108). A first photoresist film is coated on the reflection preventing film to form a reserved first photoresist pattern.

Abstract translation: 目的：提供形成光致抗蚀剂图案的方法，以在相同条件下进行两次曝光和显影处理，从而重新调整处理条件。 构成：将掩模膜（104）涂覆在其上形成有待蚀刻的目标膜（102）的基板（100）上。 防反射膜（110）涂覆在掩模膜上。 防反射膜由有机和无机材料制成，以防止曝光过程中的漫反射。 防反射膜包括无机反射防止膜（106）和有机防反射膜（108）。 第一光致抗蚀剂膜涂覆在防反射膜上以形成预留的第一光致抗蚀剂图案。

公开(公告)号：KR100605505B1

公开(公告)日：2006-07-31

申请号：KR1020040041062

申请日：2004-06-04

Applicant: 삼성전자주식회사

Inventor： 박정주

IPC: H01L21/28

CPC classification number: H01L21/76895 ,  H01L21/76834 ,  H01L23/5226 ,  H01L27/10885 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들을 제공한다. 이 장치들 및 그의 형성방법들은 반도체 기판의 상부에 비트라인 패턴 및 콘택홀이 차례로 배치된 경우 콘택홀이 비트라인 패턴을 노출시키는 동안 미스 얼라인에 대한 공정 마진을 확보할 수 있는 방안을 제시해준다. 이를 위해서, 매립 층간절연막을 갖는 반도체 기판의 상부에 적어도 두 개의 비트라인 패턴들이 배치된다. 상기 비트라인 패턴들의 각각은 차례로 적층된 비트라인 및 비트라인 캐핑막 패턴으로 구비된다. 상기 비트라인 패턴들 중 하나를 버퍼막 패턴으로 컨포멀하게 덮고, 그 나머지의 측벽들을 비트라인 스페이서들로 각각 덮는다. 상기 버퍼막 패턴 및 비트라인 스페이서들을 갖는 반도체 기판 상에 평탄화 층간절연막이 배치된다. 그리고, 상기 평탄화 층간절연막 및 버퍼막 패턴과 함께 비트라인 캐핑막 패턴을 차례로 지나서 비트라인 상에 비트라인 콘택홀이 배치된다. 이를 통해서, 상기 반도체 장치는 버퍼막 패턴을 사용하여 미스 얼라인 발생때문에 콘택홀을 통한 비트라인 패턴 및 인접 패턴의 전기적 쇼트를 방지해서 그 장치의 전기적 특성을 향상시킬 수 있다.
버퍼막 패턴, 비트라인, 층간절연막, 콘택홀, 전기적 쇼트.

公开(公告)号：KR1020060055754A

公开(公告)日：2006-05-24

申请号：KR1020040094900

申请日：2004-11-19

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  황정현

IPC: H01L21/28

CPC classification number: H01L21/76897 ,  H01L21/31111 ,  H01L21/76829

Abstract: 미스얼라인에 의한 불량이 감소되는 콘택홀 형성을 위해, 우선, 반도체 기판 상에 하부 패턴을 형성한다. 상기 하부 패턴 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 자기 정렬용 홀이 구비되는 중간 패턴막을 형성한다. 상기 중간 패턴막상에 제2 층간절연막을 형성한다. 이어서, 상기 제2 층간 절연막 및 제1 층간 절연막을 부분적으로 식각하여 상기 하부 패턴의 상부면을 노출하는 콘택홀을 형성한다. 상기 공정에 의하면, 포토 미스얼라인에 의한 콘택 불량을 감소시킬 수 있다.

公开(公告)号：KR1020060055753A

公开(公告)日：2006-05-24

申请号：KR1020040094898

申请日：2004-11-19

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  황정현

IPC: H01L21/28

CPC classification number: H01L21/76897 ,  H01L21/31116 ,  H01L21/76819

Abstract: 반도체 장치에서 배선막 패턴과의 쇼트 불량을 최소화시킬 수 있는 콘택홀 형성 방법에 있어서, 우선, 반도체 기판 상에 배선막 패턴 및 예비 하드 마스크 패턴이 적층된 배선 구조물을 형성한다. 상기 배선 구조물 및 기판 상에 제1 절연막을 형성한다. 상기 제1 절연막을 이방성 식각하여 상기 배선 구조물 측벽에 예비 스페이서를 형성한다. 상기 배선 구조물을 매립하는 예비 제2 절연막을 형성한다. 상기 예비 제2 절연막, 예비 하드 마스크 패턴 및 예비 스페이서의 상부면을 평탄화시켜 제2 절연막, 하드 마스크 패턴 및 스페이서를 형성한다. 상기 제2 절연막을 부분적으로 식각하여 콘택홀을 형성한다. 상기 공정에 의하면, 숄더 마진이 증가되어 배선막 패턴과의 쇼트 불량을 감소시킬 수 있다.

公开(公告)号：KR100460798B1

公开(公告)日：2005-05-20

申请号：KR1019970025855

申请日：1997-06-19

Applicant: 삼성전자주식회사

Inventor： 이선훈 ,  박정주 ,  이영우

IPC: H01L21/306

Abstract: 본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상에 도전성막을 형성하는 공정과, 상기 도전성막 상에 절연막을 형성하는 공정과, 상기 절연막 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 도전성 건식 식각 설비 내에서 상기 절연막을 건식 식각하는 공정 및, 상기 감광막 패턴을 마스크로 이용하여 상기 도전성 건식 식각 설비 내에서 상기 도전성막을 건식 식각하는 공정으로 이루어져, 1) 반도체 소자 제조시 소요되는 공정 시간을 단축할 수 있게 되어 생산성 향상을 기할 수 있게 되고, 2) 절연막 식각 공정 진행시 식각 설비 내로 공급되는 O
2 로 인해 폴리머 발생을 최대한 억제할 수 있게 된다.

公开(公告)号：KR1019970077523A

公开(公告)日：1997-12-12

申请号：KR1019960017918

申请日：1996-05-25

Applicant: 삼성전자주식회사

Inventor： 박정주

IPC: H01L21/768

Abstract: 웨이퍼 상에 형성된 금속막과 금속막을 연결하는 콘택형성시 금속막이 부식되는 것을 방지하는 다중금속막 형성방법에 관한 것이다.
본 발명은, 제1금속막과 절연막이 적층된 웨이퍼상에 건식식각방법에 의해서 콘택을 형성하는 단계, 상기 콘택이 형성된 상기 제1금속막 상에 금속산화막을 형성하는 단계, 상기 금속산화막을 식각하는 단계 및 상기 금속산화막이 제거된 상기 제1금속막 상에 제2금속막을 도포하는 단계를 구비하여 이루어진다.
따라서, 웨이퍼 상에 다중적층되는 금속막형성을 위해서 하부 금속막 콘택 형성시 하부 금속막이 부식되어 생산되는 반도체 소자의 불량원으로 작용하는 것을 방지할 수 있는 효과가 있다.

公开(公告)号：KR1020150101875A

公开(公告)日：2015-09-04

申请号：KR1020140023715

申请日：2014-02-27

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  김형희 ,  김경미 ,  백세경 ,  이수진 ,  김재호 ,  최정식

IPC: H01L21/027

CPC classification number: H01L21/31144 ,  G03F7/0002 ,  H01L21/0273 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/31058 ,  H01L21/32139

Abstract: 본 발명의 기술적 사상에 의한 일 양태에 따른 미세 패턴 형성 방법은 기판 상에 상분리 가이드층을 형성하는 단계와, 상기 상분리 가이드층 상에 중성층을 형성하는 단계와, 상기 중성층 상에 복수의 제1 개구부가 형성된 제1 패턴을 형성하는 단계와, 상기 제1 패턴을 변화시켜, 상기 복수의 제1 개구부 각각의 폭보다 좁은 폭을 가지는 복수의 제2 개구부를 가지는 제2 패턴을 형성하는 단계와, 상기 제2 패턴을 식각 마스크로 이용하여 상기 중성층의 노출 부분을 식각하여, 상기 상분리 가이드층의 일부를 노출시키는 복수의 가이드 패턴이 형성된 중성 패턴을 형성하는 단계와, 상기 중성 패턴의 상면이 노출되도록 상기 제2 패턴을 제거하는 단계와, 상기 복수의 가이드 패턴을 통해 노출된 상기 상분리 가이드층과 상기 중성 패턴 위에 블록 공중합체를 포함하는 물질층을 형성하는 단계와, 상기 상분리 가이드층과 상기 중성 패턴 위에 상기 블록 공중합체의 상분리 결과물인 제1 블록 및 제2 블록을 포함하는 미세 패턴층을 형성하는 단계를 포함한다.

Abstract translation: 本发明涉及根据本发明的技术思想的一个方面形成精细图案的方法，其包括：在基底上形成相分离引导层的步骤; 在相分离引导层上形成中性层的步骤; 形成在中性层上具有第一开口部的第一图案的步骤; 通过改变第一图案形成具有比第一开口部分窄的第二开口部分的第二图案的步骤; 通过使用第二图案作为蚀刻掩模来蚀刻中性层的曝光部分的步骤，以及形成具有引导图案的中性图案，该引导图案暴露一部分相分离引导层; 去除第二图案以暴露中性图案的上表面的步骤; 在由引导图案和中性图案露出的相分离层上形成包含嵌段共聚物的材料层的步骤; 在相分离层和中性图案上形成包含通过嵌段共聚物的相分离形成的第一和第二嵌段的微图案层的步骤。

公开(公告)号：KR1020130039124A

公开(公告)日：2013-04-19

申请号：KR1020110103601

申请日：2011-10-11

Applicant: 삼성전자주식회사

Inventor： 박정주 ,  김경미 ,  김민정 ,  이동준 ,  김부득

IPC: H01L21/027

CPC classification number: H01L21/32139 ,  G03F7/0392 ,  G03F7/095 ,  G03F7/2022 ,  G03F7/203 ,  H01L21/0274 ,  H01L21/0273

Abstract: PURPOSE: A method for forming a pattern of a semiconductor device is provided to use positive photoresist and a basic developing solution, and to perform a double patterning process by using a simple method. CONSTITUTION: A photoresist layer(102) including a photoacid generator and a photo base generator is formed on a substrate(100). A first exposure process is performed on the photoresist layer to generate acid(108) from the photoacid generator in a first exposure part(E1). A second exposure process is performed on a part of the first exposure part to generate base(114) from the photo base generator in a first exposure part(E2). The photoresist layer processed by the first and the second exposure process is baked to deblock the photoresist layer(102b) in which the acid is generated in the first exposure part. The deblocked photoresist pattern is removed by using a developing solution to form a photoresist pattern.

Abstract translation: 目的：提供一种用于形成半导体器件的图案的方法以使用正性光致抗蚀剂和基本显影液，并且通过使用简单的方法进行双重图案化处理。 构成：在基板（100）上形成包括光致酸发生器和光源发生器的光致抗蚀剂层（102）。 在光致抗蚀剂层上进行第一曝光处理，以在第一曝光部分（E1）中从光致酸发生器产生酸（108）。 在第一曝光部分的一部分上执行第二曝光处理，以在第一曝光部分（E2）中从光源产生器产生基部（114）。 通过第一曝光处理和第二曝光工序处理的光致抗蚀剂层进行烘烤，使在第一曝光部中产生酸的光致抗蚀剂层（102b）去块。 通过使用显影溶液去除解封的光致抗蚀剂图案以形成光致抗蚀剂图案。

公开(公告)号：KR1020120027989A

公开(公告)日：2012-03-22

申请号：KR1020100089920

申请日：2010-09-14

Applicant: 삼성전자주식회사

Inventor： 이보희 ,  김경미 ,  박정주 ,  박미라 ,  김재호 ,  김영호

IPC: H01L21/027

CPC classification number: H01L21/0273 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  G03F7/2022 ,  H01L21/0274

Abstract: PURPOSE: A method for forming a pattern of a semiconductor device is provided to perform a double patterning process using a spin coating method, thereby reducing costs and processing time in forming micro patterns of the semiconductor device. CONSTITUTION: A mask pattern is formed on a substrate(100). A CAP(Chemical Attach Process) material layer covers the mask pattern. A part of the CAP material layer is bonded with the mask pattern by a first bake process and a first developing process to form a CAP bonding layer. A medium material layer covers the mask pattern and the CAP bonding layer. The CAP bonding layer is left through a second bake process and a second developing process and the mask pattern and the medium material layer are eliminated.

Abstract translation: 目的：提供一种用于形成半导体器件的图案的方法，以使用旋涂法进行双重图案化处理，从而降低了形成半导体器件的微图形的成本和处理时间。 构成：在基板（100）上形成掩模图案。 CAP（化学附着工艺）材料层覆盖掩模图案。 CAP材料层的一部分通过第一烘烤工艺和第一显影工艺与掩模图案结合以形成CAP结合层。 中间材料层覆盖掩模图案和CAP粘合层。 CAP结合层通过第二烘烤工艺和第二显影处理，并且掩模图案和介质材料层被去除。