公开(公告)号：KR100498442B1

公开(公告)日：2005-07-01

申请号：KR1020010028484

申请日：2001-05-23

Applicant: 삼성전자주식회사

Inventor： 박철홍

IPC: H01L21/027

CPC classification number: G03F1/32 ,  G03F1/70

Abstract: 게이트 패턴에 대응되는 위치에 배치되는 크롬으로 이루어진 제1 부분과 필드 폴리 패턴에 대응되는 위치에 배치되는 하프톤 위상 반전 물질로 이루어진 제2 부분을 포함하는 트림 마스크를 통해, 게이트 패턴 및 필드 폴리 패턴의 공정 마진을 확보할 뿐더러 게이트 패턴 길이 축소, 필드 폴리 패턴 길이 축소 나아가 칩의 크기 축소가 가능케 되고, 그리고 게이트 영역의 광학적 근접 보정을 보다 용이하게 실시할 수 있는 기술이 개시된다.

Abstract translation: 一种具有修剪掩模的光掩模及其制造方法，该掩模包括位于对应于栅极区域的位置的镀铬掩模和位于对应于场聚区域的位置处的相移掩模。 在使用修剪掩模的情况下，可以获得栅极图案区域中的焦深的边缘，同时可以获得场多边形图案区域中的焦深的边缘。 结果，可以减小场多晶型的长度以及栅极图案的长度，因此可以使用本发明的修剪掩模来减小芯片的尺寸。 此外，本发明有助于在栅极图案区域上执行光学邻近校正。

公开(公告)号：KR100462887B1

公开(公告)日：2004-12-17

申请号：KR1020020064641

申请日：2002-10-22

Applicant: 삼성전자주식회사

Inventor： 유문현 ,  남정림 ,  김유현 ,  박철홍 ,  최수한 ,  반용찬 ,  신혜수 ,  김동현

IPC: H01L21/027

CPC classification number: G03F1/34 ,  G03F1/70

Abstract: 본 발명은 반도체 기판에 위상 변이 마스크(PHASE SHIFT MASK)와 트림 마스크(TRIM MASK)를 이용하여 두 차례 노광으로 취약해진 필드 영역에 위치한 필드 게이트 이미지의 폭 강화와, 이를 통한 반도체 장치의 전류 구동능력을 극대화하려고 상기 필드(FIELD) 게이트 이미지의 폭을 보강하는 위상 에지 위상 변이 마스크(PHASE EDGE PHASE SHIFT MASK)및 제조방법이다.

Abstract translation: 一种相位相移掩模及其制造方法，用于通过在半导体衬底上使用相移掩模和修剪掩模来强化位于通过两次曝光处理削弱的场区域上的场栅图像的宽度， 并施加栅极栅极图像的宽度以最大化半导体器件的电流驱动能力。

公开(公告)号：KR1020040035480A

公开(公告)日：2004-04-29

申请号：KR1020020064641

申请日：2002-10-22

Applicant: 삼성전자주식회사

Inventor： 유문현 ,  남정림 ,  김유현 ,  박철홍 ,  최수한 ,  반용찬 ,  신혜수 ,  김동현

IPC: H01L21/027

CPC classification number: G03F1/34 ,  G03F1/70

Abstract: PURPOSE: A phase edge phase shift mask for compensating a width of a field gate image and a fabricating method thereof are provided to reduce loss of photoresist by controlling an overlapping interval among the first to the third trim patterns within a shifter and a trim mask or removing a notch structure between the first to the third trim patterns within the trim mask. CONSTITUTION: A phase edge phase shift mask for compensating a width of a field gate image includes a phase shift mask, a trim mask(100). The phase shift mask is formed with an opaque region for defining a plurality of shifters(105). The trim mask(100) is formed with the first trim pattern(150), the second trim pattern(160), and the third trim patterns(120,140) which are overlapped on the phase shift mask. The first trim pattern(150) corresponds to the opaque region between the shifters(105). The second trim pattern(160) is connected to the first trim pattern. The third trim patterns(120,140) are close to a selected side of the first and the second trim patterns.

Abstract translation: 目的：提供用于补偿场栅图像的宽度的相位相移掩模及其制造方法，以通过控制移位器和修剪掩模之间的第一至第三修剪图案之间的重叠间隔来减少光致抗蚀剂的损耗，或 去除修剪掩模内的第一至第三修剪图案之间的切口结构。 构成：用于补偿场栅图像的宽度的相位相移掩模包括相移掩模，修剪掩模（100）。 相移掩模形成有用于限定多个移位器（105）的不透明区域。 修剪掩模（100）形成有重叠在相移掩模上的第一修剪图案（150），第二修剪图案（160）和第三修剪图案（120,140）。 第一修剪图案（150）对应于移位器（105）之间的不透明区域。 第二修剪图案（160）连接到第一修剪图案。 第三修剪图案（120,140）靠近第一和第二修剪图案的选定侧。

公开(公告)号：KR1020040019601A

公开(公告)日：2004-03-06

申请号：KR1020020051194

申请日：2002-08-28

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  유문현 ,  김유현 ,  김동현 ,  최수한

IPC: H01L21/027

CPC classification number: G03F1/30 ,  G03F1/32 ,  G03F1/70 ,  G03F7/70466

Abstract: PURPOSE: A mask for manufacturing a high integrated circuit, a layout forming method thereof, a manufacturing method thereof, and a method for manufacturing a high integrated circuit device using the same are provided to be capable of minimizing total line width of a metal line of the high integrated circuit device. CONSTITUTION: A mask set for manufacturing a high integrated circuit is provided with a pair of phase shift regions for defining an access metal line and an alternate type phase shift mask(20) formed at the upper portion of a transparent substrate for defining the pair of phase shift region. At this time, the alternate type phase shift mask includes the first opaque pattern. The mask set further includes the second opaque pattern formed at the upper portion of the transparent substrate for preventing the access metal line from being erased and a half tone phase shift trim mask(30) for defining a pass metal line connected with the access metal line.

Abstract translation: 目的：制造高集成电路的掩模，其布局形成方法，其制造方法以及使用其的高集成电路器件的制造方法，能够使金属线的金属线的总线宽度最小化 高集成电路器件。 构成：用于制造高集成电路的掩模组设置有一对相移区域，用于限定存取金属线路和形成在透明衬底的上部的交替型相移掩模（20），用于限定一对 相移区域。 此时，替代型相移掩模包括第一不透明图案。 掩模组还包括形成在透明基板的上部的第二不透明图案，用于防止存取金属线被擦除;以及半色调相移修剪掩模（30），用于限定与接近金属线相连的通过金属线 。

公开(公告)号：KR1020030019728A

公开(公告)日：2003-03-07

申请号：KR1020010053000

申请日：2001-08-30

Applicant: 삼성전자주식회사

Inventor： 김동현 ,  박철홍

IPC: H01L21/027

Abstract: PURPOSE: A phase shift mask is provided to increase a process margin and form stably a gate pattern by using the same sigma in a phase shift mask photo process and a structural mask photo process. CONSTITUTION: A zero degree phase clear region(315) is used as a region for transmitting fully the light. A 180 degree phase clear region(313) is located nearly to the zero degree phase clear region(315). A control chrome(317) is located at a boundary between the 180 degree phase clear region(313) and the zero degree phase clear region(315) in order not to transmit the light. A division chrome(318) is formed to divide the 180 degree phase clear region(313) and the zero degree phase clear region(315) into the predetermined number. A phase shift mask chrome(316) is formed on the remaining region except for the 180 degree phase clear region(313), the zero degree phase clear region(315), the control chrome(317), and the division chrome(318).

Abstract translation: 目的：通过在相移掩模照相处理和结构掩模照相处理中使用相同的sigma来提供相移掩模以增加工艺余量并且稳定地形成栅极图案。 构成：零度相位清除区域（315）用作完全透射光的区域。 180度相位清除区域（313）位于零度相位清除区域（315）附近。 控制铬（317）位于180度相位清除区域（313）和零度相位清除区域（315）之间的边界处，以便不发射光。 形成分割铬（318）以将180度相位清除区域（313）和零度相位清除区域（315）分割成预定数量。 在除了180度相位清除区域（313），零度相位清除区域（315），控制铬（317）和分割铬（318）之外的剩余区域上形成相移掩模铬（316） 。

公开(公告)号：KR1019990043664A

公开(公告)日：1999-06-15

申请号：KR1019970064705

申请日：1997-11-29

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  김광영 ,  최창주 ,  박철홍

IPC: H01L21/60

Abstract: 반도체 소자의 본딩 패드 구조에 관해 기재되어 있다. 반도체 기판 상에 형성된 제1 금속층과, 상기 제1 금속층 상에 형성되고, 일 부분을 관통하는 비아 홀이 형성된 층간절연층과, 상기 비아 홀을 통해 상기 제1 금속층과 전기적으로 접속된 제2 금속층과, 칩의 표면 보호를 위해 상기 층간절연층과 제2 금속층 상에 형성되고, 본딩 패드에 해당에 해당되는 제2 금속층 표면 일부를 노출시키는 보호막을 구비하며, 상기 보호막은 비아 홀의 가장자리 부분을 덮도록 형성된다.

公开(公告)号：KR1019990011461A

公开(公告)日：1999-02-18

申请号：KR1019970034565

申请日：1997-07-23

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  강상석 ,  조강용

IPC: H01L21/66

Abstract: 본 발명은 쇼트 불량 체크 회로를 구비한 반도체 장치에 관한 것으로서, 외부와 전기적으로 연결되는 제1 패드와, 외부와 전기적으로 연결되는 제2 패드와, 외부와 전기적으로 연결되는 다른 패드들, 및 상기 제1 패드에 제1 전극들이 연결되고 상기 다른 패드들에 제2 전극들이 연결되며 상기 제2 패드에 제3 전극들이 연결되어 상기 제2 패드에 소정의 전압이 인가되면 상기 제1 패드와 상기 다른 패드들이 전기적으로 연결되는 쇼트 불량 체크 회로를 구비한다.

公开(公告)号：KR1020170102657A

公开(公告)日：2017-09-12

申请号：KR1020160025040

申请日：2016-03-02

Applicant: 삼성전자주식회사

Inventor： 김효진 ,  김수현 ,  라힐아즈마트 ,  박철홍

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/41 ,  H01L21/02 ,  H01L29/66 ,  H01L27/06

CPC classification number: G06F17/5072 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823864 ,  H01L21/823871 ,  H01L27/0207 ,  H01L27/0924 ,  H01L29/0673 ,  H01L29/42392

Abstract: 레이아웃디자인시스템, 이를이용한반도체장치및 그제조방법이제공된다. 상기반도체장치제조방법은제1 레이아웃을로딩하되, 상기제1 레이아웃은제1 액티브영역과, 제1 더미영역을포함하고, 상기제1 액티브영역은제1 폭을가지는핀형패턴디자인을포함하고, 상기핀형패턴디자인을나노와이어구조체디자인으로치환하여제2 레이아웃을생성하고, 상기제2 레이아웃을이용하여나노와이어구조체를형성하는것을포함하되, 상기제2 레이아웃은상기제1 액티브영역과동일한크기의제2 액티브영역과, 상기제1 더미영역과동일한크기의제2 더미영역을포함하고, 상기나노와이어구조체디자인은상기제1 폭보다더 넓은제2 폭을가지고, 상기나노와이어구조체는제1 방향으로연장되는제1 나노와이어와, 상기제1 방향으로연장되고, 상기제1 나노와이어상에상기제1 나노와이어와이격되게형성되는제2 나노와이어와, 상기제1 나노와이어의둘레를감싸고, 상기제1 방향과교차하는제2 방향으로연장되는게이트전극과, 상기게이트전극의측벽에형성되고, 서로마주보는내측벽및 외측벽을포함하는게이트스페이서로서, 상기게이트스페이서의내측벽은상기게이트전극의측면과마주보는게이트스페이서와, 상기게이트전극의적어도일측에, 상기제1 와이어패턴과연결된소오스/드레인에피층을포함한다.

Abstract translation: 提供布局设计系统，使用其的半导体器件及其制造方法。 所述半导体器件制造方法包括加载第一布局，所述第一布局包括第一有源区域和第一虚设区域，所述第一有源区域包括具有第一宽度的钉扎图案设计， 通过用纳米线结构设计代替钉扎图案设计以形成第二布局并且使用第二布局来形成纳米线结构来形成纳米线结构， 第二有源区和与第一虚设区相同尺寸的第二虚设区，纳米线结构设计具有大于第一宽度的第二宽度，纳米线结构具有第一方向 和第一纳米线延伸，在第一方向上延伸，以从所述第一纳米线分开形成的第二纳米线的周面和在所述第一纳米线的第一纳米线的感 形成在栅电极的侧壁上并包括彼此相对的内壁和外壁的栅电极，其中栅隔离物的内壁形成在栅隔离物的内壁上， 栅极间隔物，面向栅电极的侧表面;以及源极/漏极层，连接到第一导线图案，至少在栅电极的一侧上。

公开(公告)号：KR1020150095079A

公开(公告)日：2015-08-20

申请号：KR1020140016158

申请日：2014-02-12

Applicant: 삼성전자주식회사

Inventor： 이현종 ,  박철홍 ,  최루리 ,  허덕형

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G03F1/36 ,  G03F1/70 ,  H01L21/027

Abstract: 리소그래피 시뮬레이션을 이용한 디자인룰 생성 장치 및 방법이 제공된다. 상기 디자인룰 생성 방법은 테스트 패턴을 입력받고, 상기 테스트 패턴에 대응되고, 리소그래피 모델 및 마스크 생성 방법과 관련되어 기설정된 다수의 워크 플로우(work flow)를 제공하고, 상기 다수의 하나의 워크 플로우 중 선택된 워크 플로우를 따라 상기 테스트 패턴에 대한 시뮬레이션(simulation)을 수행하는 것을 포함한다.

Abstract translation: 提供了使用光刻模拟的设计规则生成装置和方法。 设计规则生成方法包括以下步骤：接收测试图案; 提供对应于测试图案的多个工作流程，并且关于用于生成掩模和光刻模型的方法预先设置的工作流程; 并根据工作流程中选择的工作流程模拟测试模式。

公开(公告)号：KR100498417B1

公开(公告)日：2005-09-08

申请号：KR1019970072015

申请日：1997-12-22

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  강상석 ,  주재훈 ,  김광영

IPC: G11C11/407

Abstract: 본 발명은 웨이퍼 번인(burn-in) 테스트 모드에서 래치부의 노드를 보다 빠르게 제 1 전압으로 변경함으로써 워드 라인들을 동시에 인에이블하는 반도체 메모리 장치의 로우 디코더를 개시한다. 이는 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부, 제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들, 웨이퍼 번인 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 입력부의 출력단을 상기 제 1 전압으로 구동하는 구동부, 및 그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고, 웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 로우 어드레스와 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에 이블된다.