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11.发明授权
公开(公告)号：KR100372247B1
公开(公告)日：2003-02-17
申请号：KR1020000027402
申请日：2000-05-22
Applicant: 삼성전자주식회사
IPC: G11C11/4093
CPC classification number: G11C7/106 , G11C7/1048 , G11C7/1051 , G11C2207/002 , G11C2207/107
Abstract: A synchronous semiconductor memory device includes a plurality of main data lines each coupled between a block sense amplifier array and a data output buffer. Each main data line prefetches a plurality of cell data segments from memory cells corresponding to an input/output port and transmits the cell data to the data output buffer. The memory device also includes a pass/latch part connected to one or more corresponding block sense amplifiers within a corresponding block sense amplifier array. The pass/latch part receives a plurality of cell data segments in parallel from the block sense amplifiers and transmits them in series to a corresponding main data line. This invention reduces a chip size and peak electric current of the semiconductor device by minimizing the number of main data lines required for prefetch operations.
Abstract translation: 同步半导体存储器件包括多个主数据线，每个主数据线连接在块读出放大器阵列和数据输出缓冲器之间。 每条主数据线预取来自与输入/输出端口对应的存储单元的多个单元数据段，并将该单元数据传输到数据输出缓冲器。 存储装置还包括连接到对应的区块读出放大器阵列内的一个或多个对应的区块读出放大器的通过/锁存部分。 通过/锁存部分从块读出放大器并行地接收多个单元数据段，并将它们串行地发送到对应的主数据线。 本发明通过最小化预取操作所需的主数据线的数量来减小半导体器件的芯片尺寸和峰值电流。
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公开(公告)号：KR1020010001583A
公开(公告)日：2001-01-05
申请号：KR1019990020917
申请日：1999-06-07
Applicant: 삼성전자주식회사
Inventor： 손교민
IPC: G11C11/413
CPC classification number: G11C5/145 , G11C5/143 , G11C11/413
Abstract: PURPOSE: A circuit for generating a high voltage for a semiconductor memory device is provided to prevent an unnecessary voltage rise and to reduce an unnecessary power consumption by maintaining a high voltage(Vpp) as a voltage 0.1-0.2 volt higher than a supply voltage(Vcc) at a stand-by mode or a high Vcc mode. CONSTITUTION: A circuit for generating a high voltage for a semiconductor memory device includes a clock generator(130), a charge pumping unit(140), a supply voltage level detector(110) and a high voltage controller(120). The clock generator generates a clock signal when a predetermined control signal is enabled. The charge pumping unit generates a high voltage higher than an external supply voltage. The supply voltage level detector detects the supply voltage, generates a level detection signal in response to the supply voltage. The high voltage controller compares the high voltage with the supply voltage in response to the level detection signal and a stand-by signal having information about a stand-by mode, and generates a control signal disabled when the high voltage is higher than the supply voltage and enabled when the high voltage is lower than the supply voltage and provides the clock generator with the control signal.
Abstract translation: 目的：提供一种用于产生半导体存储器件的高电压的电路，以防止不必要的电压升高并且通过将高电压（Vpp）维持为高于电源电压0.1-0.2伏特的电压来减少不必要的功率消耗（ Vcc）处于待机模式或高Vcc模式。 构成：用于产生用于半导体存储器件的高电压的电路包括时钟发生器（130），电荷泵送单元（140），电源电压电平检测器（110）和高压控制器（120）。 当预定的控制信号被使能时，时钟发生器产生时钟信号。 电荷泵送单元产生高于外部电源电压的高电压。 电源电压检测器检测电源电压，响应电源电压产生电平检测信号。 高压控制器根据电平检测信号和具有关于待机模式的信息的待机信号将高电压与电源电压进行比较，并且当高电压高于电源电压时产生禁止的控制信号 并且当高电压低于电源电压时使能，并为时钟发生器提供控制信号。
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公开(公告)号：KR100270957B1
公开(公告)日：2000-11-01
申请号：KR1019980021036
申请日：1998-06-08
Applicant: 삼성전자주식회사
IPC: H01L27/07
CPC classification number: G05F1/465
Abstract: 본 발명은 반도체 메모리 장치의 내부 전원전압 변환회로를 공개한다. 그 회로는 외부 전원전압을 전원전압으로 입력하여 기준전압과 제1내부 전원전압과의 차를 비교하여 제1내부 전원전압이 기준전압을 유지하도록 하기 위한 제1내부 전원전압 발생부, 제1내부 전원전압을 전원전압으로 입력하여 클럭신호를 발생하기 위한 클럭신호 발생부, 외부 전원전압을 전원전압으로 입력하고 클럭신호에 응답하여 외부 전원전압을 승압하여 승압 전압을 발생하기 위한 승압부, 및 승압 전압을 전원전압으로 입력하여 기준전압과 제2내부 전원전압의 차를 비교하여 제2내부 전원전압이 기준전압을 유지하도록 하기 위한 제2내부 전원전압 발생부로 구성되어 있다. 따라서, 클럭신호 발생회로와 승압회로로 외부 전원전압을 직접 인가하는 것이 아니라 외부 전원전압의 레벨을 소정 레벨로 낮춘 안정된 전압을 인가함으로써 클럭신호 발생회로와 승압회로를 구성하는 트랜지스터들이 파괴되는 것을 방지할 수 있다.
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公开(公告)号：KR1019990054402A
公开(公告)日：1999-07-15
申请号：KR1019970074214
申请日：1997-12-26
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 임피던스 출력 구동 회로에 관한 것으로서, 임피던스를 조절하기 위한 제 1 제어 신호를 발생하는 풀-업 임피던스 제어 회로와; 임피던스를 조절하기 위한 제 2 제어 신호를 발생하는 풀-다운 임피던스 제어 회로와; 데이터를 출력하기 위한 데이터 출력 버퍼와; 상기 제 1 제어 신호에 응답하여 임피던스를 높이는 풀-업 회로와; 상기 제 2 제어 신호에 응답하여 임피던스를 낮추는 풀-다운 회로를 포함하되, 상기 풀-업 회로는 게이트로 상기 제 1 제어 신호가 인가되어 온오프되는 NMOS 트랜지스터들과; 상기 데이터를 게이트로 인가받고, 채널이 병렬로 형성되는 NMOS 및 PMOS 트랜지스터를 포함한다. 이와 같은 회로에 의해서 일정한 값을 갖도록 임피던스 값을 조절할 수 있다.
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公开(公告)号：KR102204391B1
公开(公告)日：2021-01-18
申请号：KR1020140106960
申请日：2014-08-18
Applicant: 삼성전자주식회사
IPC: G11C29/42 , G11C11/401
Abstract: 본발명은외부패리티비트들과내부패리티비트들을저장하도록공유되는 ECC 셀어레이를갖는메모리장치에대하여개시된다. 메모리장치는 ECC 엔진과 ECC 선택부를포함한다. ECC 엔진은데이터를수신하고, 데이터에대하여 ECC 동작을수행하여내부패리티비트들을생성한다. ECC 선택부는외부패리티비트들과내부패리티비트들을수신하고, 외부패리티비트들과내부패리티비트들중 하나를선택하여출력한다. 선택된외부패리티비트들또는내부패리티비트들은공유가능한 ECC 셀어레이에저장된다. 이에따라, 메모리장치의칩 사이즈오버헤드를줄일수 있다.
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公开(公告)号：KR1020150092451A
公开(公告)日：2015-08-13
申请号：KR1020140012837
申请日：2014-02-05
Applicant: 삼성전자주식회사
IPC: G11C29/04
CPC classification number: G11C11/40615 , G11C11/406 , G11C11/408 , G11C17/16 , G11C29/44 , G11C29/783 , G11C29/785 , G11C2029/4402
Abstract: 반도체 메모리 장치는 메모리 셀 어레이, 리페어 제어 회로 및 리프레쉬 제어 회로를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함한다. 리페어 제어 회로는 외부에서 수신되는 리페어 커맨드에 기초하여 반도체 메모리 장치를 리페어 모드로 동작시키며, 리페어 모드에서 복수의 메모리 셀들 중에서 제1 불량 메모리 셀에 대한 리페어 동작을 수행한다. 리프레쉬 제어 회로는 리페어 모드에서 복수의 메모리 셀들 중에서 제1 불량 메모리 셀을 제외한 정상 메모리 셀들에 대한 리프레쉬 동작을 수행한다.
Abstract translation: 半导体存储器件包括存储单元阵列，修复控制电路和刷新控制电路。 存储单元阵列包括多个存储单元和多个冗余存储单元。 修理控制电路基于从外部接收到的修复命令在修复模式下操作半导体存储器件，并且在修复模式中对多个存储单元中的第一缺陷存储单元进行修复。 刷新控制电路在修复模式的多个存储单元之中对除了第一缺陷存储单元之外的正常存储单元执行刷新。
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公开(公告)号：KR1020090030762A
公开(公告)日：2009-03-25
申请号：KR1020070096287
申请日：2007-09-21
Applicant: 삼성전자주식회사
Inventor： 손교민
IPC: G11C29/00
CPC classification number: G11C29/808
Abstract: A semiconductor memory device and a cell array structure thereof are provided to enhance redundancy efficiency by configuring a memory cell array with a plurality of sub mats. A semiconductor memory device includes a plurality of sub mats(100). A plurality of sub mats includes a plurality of normal memory blocks and at least one redundancy memory block. A plurality of normal memory blocks(MB) includes a plurality of normal memory cells. At least one redundancy memory block(RCB) has a structure such as a plurality of normal memory blocks, is adjacent to at least normal memory block among a plurality of normal memory blocks, and has a plurality of redundancy memory cells for a column repair or a row repair.
Abstract translation: 提供半导体存储器件及其单元阵列结构以通过配置具有多个子垫的存储单元阵列来提高冗余效率。 半导体存储器件包括多个子垫（100）。 多个子垫包括多个正常存储器块和至少一个冗余存储器块。 多个正常存储器块（MB）包括多个正常存储器单元。 至少一个冗余存储器块（RCB）具有诸如多个正常存储器块的结构，与多个正常存储器块中的至少正常存储器块相邻，并且具有用于列修复的多个冗余存储器单元 一排修复。
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