公开(公告)号：KR1019990018391A

公开(公告)日：1999-03-15

申请号：KR1019970041567

申请日：1997-08-27

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  이동선

IPC: H01L21/027

Abstract: 본 발명은 포토리쏘그래피 공정에 있어서 종래의 방법에 비하여 간편하고 경제적으로 스탠딩 웨이브 커브를 작성할 수 있는 방법을 개시한다. 본 발명에 의한 포토리쏘그래피 공정에 있어서의 스탠딩 웨이브 커브 작성방법은, 서로 다른 깊이로 식각된 다수의 영역을 구비한 기판상에 포토레지스트막을 도포함으로써 상기 한 장의 기판상에 서로 다른 두께의 포토레지스트막으로 도포된 다수의 영역을 형성하는 단계, 상기 서로 다른 두께의 포토레지스트막으로 도포된 다수의 영역을 동일한 선폭(critical dimension)의 마스크패턴으로 노광하는 단계, 및 상기 결과물을 현상한 후, 상기 서로 다른 두께의 포토레지스트막으로 도포된 다수의 영역상에 현상되어 나타난 상기 선폭을 측정하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의한 포토리쏘그래피 공정에 있어서의 스탠딩 웨이브 커브 작성방법은, 또한 서로 다른 깊이로 식각된 다수의 영역을 구비한 기판상에 포토레지스트막을 도포함으로써 상기 한 장의 기판상에 서로 다른 두께의 포토레지스트막으로 도포된 다수의 영역을 형성하는 단계, 상기 서로 다른 두께의 포토레지스트막으로 도포된 다수의 영역의 소정부분들을 한번에 동일한 에너지로 노광한 후 계속하여 상기 다수의 영역의 소정부분들을 위치와 에너지를 달리하면서 차례로 노광하는 단계, 및 상기 결과물을 현상한 후 상기 서로 다른 두께의 포토레지스트막에 대한 임계에너지(threshold energy; E
th )값들을 구하는 단계로 이루어 질수도 있다.

公开(公告)号：KR1019980056100A

公开(公告)日：1998-09-25

申请号：KR1019960075364

申请日：1996-12-28

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  여기성

IPC: H01L21/027

Abstract: 반도체 장치의 미세패턴 형성방법을 개시한다. 본 발명은 반도체 기판 상에 물질막을 형성하는 단계와, 상기 물질막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 열을 가하여 플로우된 포토레지스트 패턴을 형성하는 단계와, 상기 플로우된 포토레지스트 패턴을 마스크로 상기 물질막을 식각하는 단계를 포함하여 이루어진다. 본 발명은 포토레지스트 패턴에 열을 가하므로써 포토공정에서의 마진을 변화시키지 않으면서 미세한 패턴을 형성할 수 있다.

公开(公告)号：KR102253129B1

公开(公告)日：2021-05-18

申请号：KR1020140014295

申请日：2014-02-07

Applicant: 삼성전자주식회사

Inventor： 서상욱 ,  이정훈 ,  신혜수

IPC: G06F30/00

Abstract: 컴퓨팅시스템에의해폴리곤형상의디자인레이아웃을커브드형상의디자인레이아웃으로변환하고, 상기커브드형상의디자인레이아웃에컬러링을진행하며, 상기컬러링된커브드형상의디자인레이아웃의스티칭영역에아큐트코너방지용스티칭형상을생성하며, 상기아큐트코너방지용스티칭형상이생성된커브드형상의디자인레이아웃을컬러에따라각각분리하며, 및상기분리된각각의커브드형상의디자인레이아웃을폴리곤형상의디자인레이아웃으로변환하는것을포함하는더블패터닝공정을위한디자인레이아웃디콤포지션방법을제공한다.

公开(公告)号：KR1020120075037A

公开(公告)日：2012-07-06

申请号：KR1020100137056

申请日：2010-12-28

Applicant: 삼성전자주식회사

Inventor： 김준성 ,  신혜수 ,  김미연 ,  김영수

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/0273 ,  H01L21/28282 ,  H01L21/31058 ,  H01L21/31144 ,  H01L21/32139 ,  H01L27/11575 ,  H01L27/11582 ,  H01L21/76877

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to form a semiconductor device with multilayer step profile through a photolithography and an etching process. CONSTITUTION: A stack structure is formed by alternately laminating a plurality of insulating films(20) and conductive films(30) on a substrate(10). The insulating film includes a first insulating film(21), a second insulating film(22), and a third insulating film(23). The conductive film includes a first conductive film(31), a second conductive film(32), and a third conductive film(33). A first photoresist pattern is formed on the stack structure. A second photoresist pattern(43) is formed by thermally processing the first photoresist pattern.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过光刻和蚀刻工艺形成具有多层台阶轮廓的半导体器件。 构成：通过在基板（10）上交替层叠多个绝缘膜（20）和导电膜（30）而形成堆叠结构。 绝缘膜包括第一绝缘膜（21），第二绝缘膜（22）和第三绝缘膜（23）。 导电膜包括第一导电膜（31），第二导电膜（32）和第三导电膜（33）。 在堆叠结构上形成第一光致抗蚀剂图案。 通过热处理第一光致抗蚀剂图案形成第二光致抗蚀剂图案（43）。

公开(公告)号：KR100568864B1

公开(公告)日：2006-04-10

申请号：KR1020040001967

申请日：2004-01-12

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  유도열

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76802

Abstract: 본 발명은 신뢰성을 증대 또는 극대화할 수 있는 반도체 소자 연결배선의 형성방법에 대하여 개시한다. 그의 형성방법은, 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간 절연막 상에 반사 방지막을 형성하는 단계와, 상기 반사 방지막 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 반사 방지막과 층간 절연막의 일부를 소정 깊이까지 순차적으로 제거하여 배선홈을 형성하고, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 배선홈이 형성된 상기 반도체 기판의 전면에 난반사막을 형성하는 단계와, 상기 배선홈의 선택된 부분에서 상기 층간 절연막의 식각을 방지하기 위해 상기 배선홈을 적어도 두 개이상 가로지르는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각마스크로 사용하여 상기 반도체 기판이 노출되도록 상기 배선홈 내에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 반도체 기판에 금속막을 형성하고, 상기 반사 방지막 또는 층간절연막이 노출되도록 상기 반도체 기판을 평탄화하는 단계를 포함하여 이루어진다.
트렌치(trench), 그루브(groove), 난반사막, 콘택홀, 실리콘 산화막

公开(公告)号：KR100416614B1

公开(公告)日：2004-02-05

申请号：KR1020020015149

申请日：2002-03-20

Applicant: 삼성전자주식회사

Inventor： 이진혁 ,  강사윤 ,  권동휘 ,  유지용 ,  신혜수

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/02166 ,  H01L2224/05001 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/45144 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

Abstract: A semiconductor device for reinforcing a substructure of a bond pad, comprises: a semiconductor substrate; substructure formed on the semiconductor substrate; interlevel dielectric layer formed on the substructure and including a contact opening comprising separate dots connected to each other; and contact plug formed in the contact opening. An Independent claim is also included for a method of fabricating a semiconductor device comprising: forming a substructure on a semiconductor substrate; forming an interlevel dielectric layer (208) on the substructure; coating and exposing a photoresist layer on the interlevel dielectric layer to transcribe a mesh-like pattern (A) onto the photoresist layer, the mesh-like pattern comprising dots separated by a predetermined interval; developing and etching the exposed interlevel dielectric layer, thus forming a contact opening (210) by connecting the dots through its expansion; and filling the contact opening in the interlevel dielectric layer with a conductive material to form a contact plug.

Abstract translation: 一种用于加强键合焊盘子结构的半导体器件，包括：半导体衬底; 子结构，形成在半导体衬底上; 形成在所述子结构上并且包括接触开口的层间电介质层，所述接触开口包括彼此连接的分离的点; 并在接触开口中形成接触插塞。 还包括独立权利要求以用于制造半导体器件的方法，包括：在半导体衬底上形成子结构; 在所述子结构上形成层间电介质层（208） 在所述层间介电层上涂覆并曝光光致抗蚀剂层以将网状图案（A）转录到所述光致抗蚀剂层上，所述网状图案包括以预定间隔分开的点; 显影并蚀刻暴露的层间电介质层，从而通过将其点扩展而连接点形成接触开口（210） 以及用导电材料填充层间电介质层中的接触开口以形成接触插塞。

公开(公告)号：KR1020030089911A

公开(公告)日：2003-11-28

申请号：KR1020020027822

申请日：2002-05-20

Applicant: 삼성전자주식회사

Inventor： 오석환 ,  신혜수

IPC: H01L21/027

Abstract: PURPOSE: A photo mark for manufacturing a semiconductor device is provided to be capable of simultaneously measuring overlay and focus. CONSTITUTION: A photo mark comprises a main scale(10) and a vernier(20). The main scale(10) having rectangle shape is formed at a scribe region of a semiconductor wafer. The vernier(20) having rectangle shape is formed in the main scale(10). The vernier(20) is provided with a plurality of lines(22) spaced apart from each other and a plurality of spaces(24).

Abstract translation: 目的：制造半导体器件的照片标记能够同时测量覆盖和聚焦。 构成：照片标记包括主刻度（10）和游标（20）。 具有矩形形状的主刻度（10）形成在半导体晶片的划线区域。 具有矩形形状的游标（20）形成在主刻度（10）中。 游标（20）设置有彼此间隔开的多个线（22）和多个空间（24）。

公开(公告)号：KR1020010055524A

公开(公告)日：2001-07-04

申请号：KR1019990056740

申请日：1999-12-10

Applicant: 삼성전자주식회사

Inventor： 신혜수

IPC: H01L21/027

Abstract: PURPOSE: A method for making mask of semiconductor apparatus is provided to solve a problem that an unnecessary material remains at a scribe line area by making a mask using a thulium(tm) blocking a long-wavelength light for an alignment and transmitting a short-wavelength light for exposing the scribe line area, and covering filter coated with thulium on the upper side of the scribe line area. CONSTITUTION: A process forms a material and a chrome blocking a long-wavelength light and transmitting a short-wavelength light on the upper side of a substrate, and then enforces a picture and an etch process for patterning the chrome. The process, when the chrome is patterned, forms a photoresist film on the upper side of a mask being put on a cell area, and then stacks the material blocking the long-wavelength light and transmitting the short-wavelength light by using the patterned chrome. The process eliminates the patterned chrome from the scribe line area. The process eliminates the photoresist film from the cell area.

Abstract translation: 目的：提供一种制造半导体装置的掩模的方法，以通过使用阻挡用于对准的长波长的光的ium（tm）进行掩模来解决不必要的材料残留在划线区域的问题， 用于暴露划线区域的波长光，并且在划线区域的上侧覆盖涂覆有ium的滤光片。 构成：工艺形成材料和铬，阻挡长波长的光，并在衬底的上侧传输短波长的光，然后实施图像和蚀刻工艺，以形成铬。 当铬被图案化时，在放置在单元区域上的掩模的上侧形成光致抗蚀剂膜，然后将阻挡长波长光的材料堆叠并通过使用图案化的铬透射短波长的光 。 该工艺消除了划线区域的图案化铬。 该工艺消除了细胞区域的光致抗蚀剂膜。

公开(公告)号：KR1020000001567A

公开(公告)日：2000-01-15

申请号：KR1019980021907

申请日：1998-06-12

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  이대엽

IPC: H01L21/027

Abstract: PURPOSE: A pattern forming method and a pattern structure are provided to overcome a patterning limit owing to a reduce of the resolution, thus minimizing size reduction of a storage node of a capacitor. CONSTITUTION: The pattern forming method comprises the steps of: after depositing a photoresist on a target layer, sequentially performing exposure and develop processes to form a first pattern layer(30) having less size than that of a predetermined pattern; depositing a water-soluble polymer(40) on an entire surface of both the top of the first pattern layer and exposed target layer; exposing the deposited water-soluble polymer, heating the deposited water-soluble polymer thus exposed, and performing a cross-link reaction so as to be reacted from a boundary region between the first pattern layer and the water-soluble polymer; and after removing water-soluble polymer of no cross-link reaction, forming a second pattern layer of a ladder form having an upper size less than a lower size, a size of the second pattern layer sufficiently equal to that of the predetermined pattern.

Abstract translation: 目的：提供了图案形成方法和图案结构以克服由于分辨率降低而导致的图案化极限，从而使电容器的存储节点的尺寸减小最小化。 构成：图案形成方法包括以下步骤：在目标层上沉积光致抗蚀剂之后，依次执行曝光和显影处理以形成具有比预定图案小的尺寸的第一图案层（30）; 在第一图案层的顶部和暴露的目标层的整个表面上沉积水溶性聚合物（40）; 暴露沉积的水溶性聚合物，加热如此暴露的沉积的水溶性聚合物，并进行交联反应从第一图案层和水溶性聚合物之间的边界区域反应; 在除去没有交联反应的水溶性聚合物之后，形成具有小于较小尺寸的上限尺寸的梯形图案的第二图案层，第二图案层的尺寸与预定图案的尺寸相当。

公开(公告)号：KR1019980015778A

公开(公告)日：1998-05-25

申请号：KR1019960035216

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  이동선

IPC: H01L27/108

Abstract: 본 발명에 의한 반도체 소자의 커패시터 제조 방법에 대해 기재되어 있다.
트랜지스터가 형성된 반도체 기판 상에 산화막을 사용하여 층간 절연층을 형성하는 단계; 상기 트랜지스터중 소오스 영역이 노출될 수 있게 상기 층간 절연층을 식각하여 콘택 홀을 형성하는 단계; 상기 층간 절연층의 표면에 절연막을 형성하는 단계; 상기 반도체 기판 상에 완충 산화막 식각액(BOE;Buffered Oxide Etchant)에 대해 식각율이 다른 두 종류의 산화막을 차례로 증착하는 것을 반복함으로써 물질층을 형성하는 단계; 상기 콘택 홀을 포함한 소정 영역이 노출되도록 상기 물질층을 식각하는 단계; 완충 산화막 식각액을 사용하여 상기 물질층을 습식 식각함으로써 요철 모양의 물질층을 형성하는 단계; 상기 단계들로 형성된 결과물의 구조를 따라 도전 물질을 증착하여 도전층을 형성하는 단계; 상기 물질층이 드러날 떼까지 상기 도전층을 화학기계적 연마(CMP;Chemical Mechanival Polishing)하는 단계; 및 상기 물질층을 습식 식각하는 단계를 포함한다. 상기와 같이 요철 모양의 실린더형 스토리지 전극을 형성함으로써 종래에 비해 유효면적이 커져 정전용량이 증가된다.