公开(公告)号：KR100784870B1

公开(公告)日：2007-12-14

申请号：KR1020060066526

申请日：2006-07-14

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  한정욱 ,  전희석 ,  최성곤 ,  서보영 ,  전창민 ,  류지도

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11524 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825 ,  H01L21/28273

Abstract: An EEPROM device and a fabricating method thereof are provided to increase a breakdown voltage by forming a source region in a graded structure, thereby suppressing punch-through. An EEPROM cell is disposed on a semiconductor substrate(50), and has a memory transistor and a selection transistor. A source region(84) and a drain region(64) are formed on the substrate at both sides of the EEPROM cell. A floating region(66) is interposed between the memory transistor and the selection transistor. The source region has a first doped region(64), a second doped region(74) and a third doped region(82). The first doped region encloses a bottom surface and side of the second doped region, and the second doped region encloses a bottom surface and side of the third doped region.

Abstract translation: 提供一种EEPROM器件及其制造方法，通过形成分级结构的源极区域来增加击穿电压，从而抑制穿通。 EEPROM单元设置在半导体衬底（50）上，并具有存储晶体管和选择晶体管。 在EEPROM单元的两侧的基板上形成源区（84）和漏区（64）。 在存储晶体管和选择晶体管之间插入浮动区域（66）。 源区具有第一掺杂区（64），第二掺杂区（74）和第三掺杂区（82）。 第一掺杂区域包围第二掺杂区域的底表面和侧面，并且第二掺杂区域包围第三掺杂区域的底表面和侧面。

公开(公告)号：KR1020070111877A

公开(公告)日：2007-11-22

申请号：KR1020060045250

申请日：2006-05-19

Applicant: 삼성전자주식회사

Inventor： 전희석 ,  한정욱 ,  유현기 ,  이용규

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11519 ,  H01L27/2463

Abstract: A non volatile memory integrated circuit device and a manufacturing method thereof are provided to increase the on-cell current when performing a reading operation of a select transistor by increasing a channel width of the select transistor, and to increase the channel width of the select transistor without increasing size of a separated layout. A plurality of realistic rectangular type field regions(110) are located on a semiconductor substrate as a matrix shape. A plurality of word lines(WLO,WL1,WLWL3) and a plurality of select lines(SL0,SL1,SL2,SL3) are extended in parallel to the column direction of the matrix on the substrate. The word lines are crossed with the realistic rectangular field regions respectively, and the select lines are overlapped partially with the field regions. A floating junction region(124) is formed between the word lines and the select lines within the substrate. A bit line junction region(126) is formed at contra position of the floating junction region about the word lines. A common source region(122) is formed at the position contra to the floating junction region about the select lines.

Abstract translation: 提供一种非易失性存储器集成电路器件及其制造方法，以通过增加选择晶体管的沟道宽度来执行选择晶体管的读取操作时增加导通电流，并且增大选择晶体管的沟道宽度 而不增加分离布局的大小。 多个现实的矩形型场区域（110）以矩阵形状位于半导体衬底上。 多个字线（WLO，WL1，WLWL3）和多条选择线（SL0，SL1，SL2，SL3）与衬底上的矩阵的列方向平行地延伸。 字线分别与实际的矩形场区域交叉，并且选择线部分地与场区域重叠。 在字线和衬底内的选择线之间形成浮接区（124）。 位线连接区域（126）形成在围绕字线的浮置结区域的对置位置。 在与选择线周围的浮置接合区域相对的位置处形成公共源极区域（122）。

公开(公告)号：KR100585097B1

公开(公告)日：2006-05-30

申请号：KR1020030044346

申请日：2003-07-01

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  유현기

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324

Abstract: 문턱 전압 산포를 개선한 이이피롬 소자 및 그 제조 방법에 관한 것이다. 본 발명의 이이피롬 소자는 반도체 기판 내에 공통 소오스 영역, 플로팅 접합 영역 및 비트 라인 접합 영역을 구비하며, 상기 공통 소오스 영역은 접합 깊이가 얕은 고농도 불순물 영역만으로 구성하여 플로팅 접합 영역 및 비트 라인 접합 영역의 접합 깊이보다 얕게 된다. 따라서, HVN- 이온 주입을 플로팅 접합 영역 및 비트 라인 접합 영역에만 실시하고 공통 소오스 영역에는 실시하지 않으며, 기존의 LVN- 이온 주입 또한 공통 소오스 영역에 적용하지 않는다. 따라서, 이이피롬 소자 내에 증가된 유효 채널 길이를 확보하게 되어 셀 문턱 전압의 산포를 개선할 수 있다.
이이피롬, 문턱 전압

公开(公告)号：KR100524993B1

公开(公告)日：2005-10-31

申请号：KR1020030085766

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김병호 ,  유현기 ,  윤승범 ,  박성철 ,  김주리 ,  김광태 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.

公开(公告)号：KR100471165B1

公开(公告)日：2005-03-08

申请号：KR1020020025012

申请日：2002-05-07

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  한정욱

IPC: H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/1083 ,  H01L29/42324 ,  H01L29/66537 ,  H01L29/66833 ,  H01L29/7883 ,  H01L29/792

Abstract: 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체기판의 상부에 차례로 적층된 터널절연막 패턴, 전하 저장막, 상부 절연막 및 제어 게이트 전극을 포함한다. 터널 절연막 패턴 측면의 반도체기판 상에는, 전하 저장막에 의해 덮이고 터널 절연막 패턴보다 두꺼운 하부 절연막 패턴이 배치된다. 터널 절연막 패턴 하부의 반도체기판 내에는 반도체기판과 같은 도전형의 불순물을 포함하는 고농도 불순물 영역이 배치된다. 이 장치를 제조하는 방법은 반도체기판 상에 하부 절연막 패턴을 형성한 후, 그 측면에 터널 절연막을 형성하는 단계를 포함한다. 이때, 터널 절연막은 하부 절연막 패턴보다 얇게 형성한다. 이후, 그 결과물 전면에 전하 저장막 및 상부 절연막을 형성한 후, 그 상부에 하부 절연막 패턴 및 터널 절연막의 상부를 지나면서 하부 절연막 패턴에 평행한 제어 게이트 전극을 형성한다. 또한, 터널 절연막을 형성하기 전에, 터널 절연막 하부의 반도체기판에 고농도 불순물 영역을 더 형성하는 것이 바람직하다.

公开(公告)号：KR1020010001411A

公开(公告)日：2001-01-05

申请号：KR1019990020609

申请日：1999-06-04

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  김진호 ,  김성균 ,  김용태

IPC: H01L27/115

Abstract: PURPOSE: A method for fabricating a flash memory device is provided so that a stable operation characteristic can be obtained by improving a reverse tunneling voltage. CONSTITUTION: To improve a characteristic of a reverse tunneling voltage, a polysilicon is stacked with the thickness of 200 angstrom instead of a conventional nitride layer on the resulting structure and etched by an anisotropic etching as an etch back process until the polysilicon and an oxide layer(13) do not exist on an upper surface of an oxide layer(9). Accordingly, oxide layers(11,13) are intervened between a sidewall of a pattern of a floating polysilicon(5) and a spacer(35) of thin polysilicon. At this time, oxide layers(9,11,13) do not damaged particularly in the etch back process for forming the spacer(35) by high etching selectivity between the polysilicon for constructing the spacer(35), and the oxide layers(9,11,13).

Abstract translation: 目的：提供一种制造闪速存储器件的方法，从而通过改善反向隧穿电压可获得稳定的工作特性。 构成：为了改善反向隧穿电压的特性，多晶硅堆叠在厚度为200埃，而不是所得结构上的常规氮化物层，并通过各向异性蚀刻作为回蚀工艺进行蚀刻，直到多晶硅和氧化物层 （13）不存在于氧化物层（9）的上表面上。 因此，氧化物层（11,13）介于浮多晶硅（5）的图案的侧壁和薄多晶硅的间隔物（35）之间。 此时，特别是在用于构成间隔物（35）的多晶硅与氧化物层（9）之间的高蚀刻选择性的用于形成间隔物（35）的蚀回工艺中，氧化物层（9,11,13） ，11,13）。

公开(公告)号：KR1019970023951A

公开(公告)日：1997-05-30

申请号：KR1019950038992

申请日：1995-10-31

Applicant: 삼성전자주식회사

Inventor： 유현기

IPC: H01L21/66

Abstract: 반도체장치의 금속배선층의 EM 테스트 패턴이 개시되어 있다. 본 발명은 반도체장치의 테스트 패턴에 있어서, 실제의 반도체장치와 동일한 표면요철을 갖는 반도체기판 상에 서로 최소 디자인 룰에 의한 간격을 유지하면서 배치된 복수의 제1 금속배선; 및 상기 복수의 제1금속배선층에 적어도 하나의 제1 금속배선 상부에 배치된 제2 금속배선을 포함하는 것을 특징으로 하는 반도체장치의 금속배선층의 EM 테스트 패턴을 제공한다.

公开(公告)号：KR101751047B1

公开(公告)日：2017-07-03

申请号：KR1020110005126

申请日：2011-01-18

Applicant: 삼성전자주식회사

Inventor： 류지도 ,  전희석 ,  유현기 ,  최용석

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42328 ,  H01L21/28273 ,  H01L27/0207 ,  H01L27/11504 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11565 ,  H01L29/7883

Abstract: 반도체소자를제공한다. 이반도체소자는반도체기판내에형성된활성영역, 상기활성영역을가로지르며차례로서로평행하게배열된제1 내지제3 게이트구조체들, 상기제1 및제2 게이트구조체들사이의활성영역내에형성되고, 제1 수평폭 및제1 깊이를갖는제1 도핑영역, 및상기제2 및제3 게이트구조체들사이의활성영역내에형성되고, 상기제1 수평폭 보다큰 제2 수평폭 및상기제1 깊이보다작은제2 깊이를갖는제2 도핑영역을포함하되, 서로인접하는상기제1 및제2 게이트구조체들사이의거리는서로인접하는제2 및제3 게이트구조체들사이의거리보다작을수 있다.

Abstract translation: 提供了一种半导体器件。 第二导体结构形成在第一和第二栅极结构之间的有源区中，有源区形成在半导体衬底中，第一至第三栅极结构横穿有源区并且彼此平行布置， 第二掺杂区域，形成在第二栅极结构与第三栅极结构之间的有源区中，并具有大于第一水平宽度的第二水平宽度和小于第一深度的第二深度， 并且彼此相邻的第一和第二栅极结构之间的距离可以小于彼此相邻的第二和第三栅极结构之间的距离。

公开(公告)号：KR1020080109287A

公开(公告)日：2008-12-17

申请号：KR1020070057422

申请日：2007-06-12

Applicant: 삼성전자주식회사

Inventor： 이용규 ,  유현기 ,  문정호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/76897 ,  H01L27/10891 ,  H01L27/11551

Abstract: A non-volatile memory element is provided to secure the VT window of the memory transistor, and the drain current and off-cell margin by reducing the width of the floating gate active area of the select line lower part. A non-volatile memory device comprises the active area(102), the element isolation film(104), the sensing line(SL), and the word line(WL). The active area comprises the floating gate active area(102F), the source active area(102S) and the contact active area(102D). The element isolation film limits the active area. The sensing line crosses the top of the floating gate active area. The sensing line comprises the control gate electrode(114a) and the floating gate(110a). The word line is located apart from the sensing line and crosses the top of the source active area. The width of the sensing line and the width of the word line are different. The width of the floating gate active area is different from the width of the source active area.

Abstract translation: 提供了一种非易失性存储器元件，用于通过减小选择线下部的浮动栅极有效区域的宽度来固定存储晶体管的VT窗口，以及漏极电流和非单元边界。 非易失性存储器件包括有源区（102），元件隔离膜（104），感测线（SL）和字线（WL）。 有源区域包括浮动栅极有源区域（102F），源极有源区域（102S）和触点有源区域（102D）。 元件隔离膜限制了有效面积。 感测线穿过浮动门有效区域的顶部。 感测线包括控制栅电极（114a）和浮动栅极（110a）。 字线与感测线分开，并与源有源区的顶部交叉。 感测线的宽度和字线的宽度是不同的。 浮动栅极有效区域的宽度与源有源区域的宽度不同。

公开(公告)号：KR100851546B1

公开(公告)日：2008-08-11

申请号：KR1020060092508

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 전창민 ,  전희석 ,  유현기 ,  최성곤 ,  서보영 ,  류지도

IPC: G11C16/04 ,  G11C16/24

CPC classification number: G11C16/0433 ,  H01L27/115 ,  H01L27/11524

Abstract: 비휘발성 기억 장치 및 그 동작 방법을 제공한다. 이 장치는 n번째 비트라인에 연결된 제 1 트랜지스터와 n+1번째 비트라인에 연결된 제 2 트랜지스터를 포함한다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n번째 비트라인과 n+1번째 비트라인 사이에 직렬로 연결된다. 기억 셀의 소오스 영역과 드레인 영역의 구조가 동일하거나 유사한 2 트랜지스터 1비트 단위 셀을 가지는 비휘발성 기억 장치를 형성할 수 있다. 또한, 2 트랜지스터 2비트 단위 셀을 가질 수 있기 때문에 저장 용량이 2배로 증가될 수 있다.
비휘발성, 이이피롬, 2비트