公开(公告)号：KR100781563B1

公开(公告)日：2007-12-03

申请号：KR1020050080734

申请日：2005-08-31

Applicant: 삼성전자주식회사

Inventor： 이성수 ,  박영욱 ,  임장빈 ,  김범수 ,  조두현

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 데이터의 기입 및 소거 효율이 높은 비휘발성 메모리 소자 및 그 제조 방법에서, 비휘발성 메모리 소자는 소자 분리막에 의해 소자 분리 영역 및 활성 영역이 구분된 기판과, 상기 기판의 활성 영역에 형성된 터널 산화막과, 상기 터널 산화막을 덮고, 제1 폭을 갖는 하부 패턴과 상기 제1 폭보다 더 좁은 제2 폭을 갖는 상부 패턴을 포함하는 부유 게이트 패턴과, 상기 부유 게이트 패턴의 표면에 형성되는 유전막 및 상기 유전막 상에 형성되는 제어 게이트 패턴을 포함한다. 상기한 비휘발성 메모리 소자는 데이터의 기입 및 소거 효율이 높다.

公开(公告)号：KR1020070042382A

公开(公告)日：2007-04-23

申请号：KR1020050098241

申请日：2005-10-18

Applicant: 삼성전자주식회사

Inventor： 박종철 ,  임장빈

IPC: H01L29/78

Abstract: 트렌치 구조를 구비한 반도체소자 및 그 제조방법을 제공한다. 이 방법은 기판 내에 상기 기판의 소정영역을 노출시키는 마스크 패턴을 형성하는 것을 포함한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 기판 내에 상부 트렌치를 형성한다. 상기 상부 트렌치의 측벽에 제 1 스페이서 및 제 2 스페이서를 차례로 형성한다. 상기 마스크 패턴 및 상기 제 2 스페이서를 식각마스크로 이용하여 상기 기판을 등방성 식각하여 상기 상부 트렌치에 연장된 하부 트렌치를 형성한다. 이때, 상기 제 1 및 제 2 스페이서들이 상기 하부 트렌치 내부에 일부 노출되도록 형성한다. 식각용액 또는 건식식각 가스를 이용하여 상기 하부 트렌치 내부에 노출된 상기 제 1 스페이서를 선택적으로 식각하되, 상기 제 1 스페이서를 상기 상부 트렌치 일부영역까지 오버식각하여 상기 상부 트렌치와 상기 하부 트렌치의 연결부 모서리를 노출시킨다. 상기 제 1 스페이서가 식각된 기판을 세정용액을 이용하여 세정하되, 상기 세정하는 동안 상기 노출된 상기 상부 트렌치와 상기 하부 트렌치의 연결부 모서리가 일부 식각되어 곡면으로 형성된다. 상기 제 1 스페이서, 제 2 스페이서 및 마스크 패턴을 제거한다.

公开(公告)号：KR100695872B1

公开(公告)日：2007-03-19

申请号：KR1020050053768

申请日：2005-06-22

Applicant: 삼성전자주식회사

Inventor： 윤현철 ,  김종규 ,  임장빈 ,  권상동 ,  최성길

IPC: H01L21/82

CPC classification number: H01L27/101 ,  H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 장치의 퓨즈 및 그 형성 방법이 개시되어 있다. 상기 반도체 장치는 메모리 셀 영역과 퓨즈 박스 영역을 갖는 반도체 기판 상에 순차적으로 형성된 제1 층간 절연막 및 제1 식각 저지막을 포함한다. 메모리 셀 영역의 제1 식각 저지막 상에 장벽층, 금속층 및 캡핑층이 순차적으로 적층되어 이루어진 금속 배선이 형성된다. 퓨즈 박스 영역의 제1 식각 저지막 상에는 상기 장벽층 및 금속층이 순차적으로 적층되어 이루어지며, 서로 소정 간격으로 이격된 복수개의 퓨즈들이 형성된다. 금속 배선 및 제1 식각 저지막 상에 퓨즈 박스 영역을 노출하는 개구부를 갖는 제2 층간 절연막이 형성된다. 제2 층간 절연막을 식각 저지막까지 균일하게 식각할 수 있어 퓨즈들을 균일한 형태로 형성할 수 있으며, 식각 저지막에서 식각 공정이 정확하게 종료되기 때문에 퓨즈가 끊어지는 현상을 방지할 수 있다.

公开(公告)号：KR1020060119354A

公开(公告)日：2006-11-24

申请号：KR1020050042293

申请日：2005-05-20

Applicant: 삼성전자주식회사

Inventor： 김진영 ,  임장빈 ,  권상동 ,  이성수 ,  이찬미 ,  최성길

IPC: H01L21/336

CPC classification number: H01L29/66621 ,  H01L27/10876 ,  H01L29/1037 ,  H01L29/4236

Abstract: A method for forming a recess gate electrode is provided to simplify the process by using a photo resist pattern as an etch mask. A pad oxide film is formed on a substrate(100) having a doping region to prevent an out diffusion of impurities. A photo resist pattern is formed on the pad oxide film. The pad oxide film and the substrate are etched by using the photo resist pattern as an etch mask to form a gate trench(118). The gate trench is filled to form a gate electrode, which protrudes on the substrate. A mask pattern is formed on the substrate to expose a field region. The exposed substrate is etched by using the mask pattern as an etch mask to form a shallow trench isolation layer. An insulation film for device isolation is formed on the shallow trench isolation layer and the mask pattern to fill the shallow trench isolation layer. The insulation film is pattern to expose an upper portion of the mask pattern. The mask pattern is removed. An ion implantation process is performed to form a doping region.

Abstract translation: 提供一种用于形成凹陷栅电极的方法，以通过使用光刻胶图案作为蚀刻掩模来简化工艺。 在具有掺杂区域的衬底（100）上形成衬垫氧化膜以防止杂质扩散。 在衬垫氧化膜上形成光刻胶图形。 通过使用光致抗蚀剂图案作为蚀刻掩模来蚀刻衬垫氧化物膜和衬底，以形成栅极沟槽（118）。 填充栅极沟槽以形成在基板上突出的栅电极。 在衬底上形成掩模图案以暴露场区域。 通过使用掩模图案作为蚀刻掩模来蚀刻暴露的基板以形成浅沟槽隔离层。 在浅沟槽隔离层和掩模图案上形成用于器件隔离的绝缘膜以填充浅沟槽隔离层。 绝缘膜是图案以露出掩模图案的上部。 去除掩模图案。 进行离子注入工艺以形成掺杂区域。

公开(公告)号：KR1020040015437A

公开(公告)日：2004-02-19

申请号：KR1020020047687

申请日：2002-08-13

Applicant: 삼성전자주식회사

Inventor： 최성길 ,  임장빈 ,  서준

IPC: H01L27/108

Abstract: PURPOSE: A method for manufacturing a semiconductor device using a hard mask is provided to be capable of minimizing the height decrease of a sacrificial layer by forming the hard mask using HBr/O2 or Cl2O2 gas and removing the hard mask and an etch stop layer. CONSTITUTION: An etch stop layer(160) is formed on a substrate(100) having a switching device. A sacrificial oxide layer(165) is formed on the etch stop layer. A hard mask layer(180) having a higher etch selectivity ratio than that of the sacrificial oxide layer is formed on the sacrificial oxide layer. A hard mask is formed by selectively etching the hard mask layer. A plurality of storage node holes(185) are formed by selectively etching the sacrificial oxide layer using the hard mask. Then, the hard mask and the etch stop layer are removed.

Abstract translation: 目的：提供一种使用硬掩模制造半导体器件的方法，其能够通过使用HBr / O 2或Cl 2 O 2气体形成硬掩模并除去硬掩模和蚀刻停止层来最小化牺牲层的高度减小。 构成：在具有开关装置的基板（100）上形成蚀刻停止层（160）。 在蚀刻停止层上形成牺牲氧化物层（165）。 在牺牲氧化物层上形成具有比牺牲氧化物层更高的蚀刻选择比的硬掩模层（180）。 通过选择性蚀刻硬掩模层形成硬掩模。 通过使用硬掩模选择性蚀刻牺牲氧化物层来形成多个存储节点孔（185）。 然后，去除硬掩模和蚀刻停止层。

公开(公告)号：KR1019980073946A

公开(公告)日：1998-11-05

申请号：KR1019970009547

申请日：1997-03-20

Applicant: 삼성전자주식회사

Inventor： 임장빈 ,  최창원 ,  정철

IPC: H01L27/108

Abstract: 본 발명은 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다. 본 발명은 (a) 반도체기판상에 층간절연막과 식각저지막을 차례로 형성하는 단계, (b) 상기 층간절연막 및 식각저지막을 식각하여, 반도체기판의 소정 영역을 노출시키며 하부보다 상부가 넓은 콘택홀을 형성하는 단계, (c) 상기 결과물상에 도전막을 적층하는 단계, (d) 상기 도전막상에 패터닝된 마스크층을 형성하는 단계; (e) 상기 마스크층의 측벽에 스페이서를 형성하는 단계; (f) 상기 스페이서 및 마스크층을 마스크로하여 상기 도전막을 소정 두께 식각하는 단계; (g) 상기 마스크층을 제거한 후, 상기 도전막을 식각하여 상기 식각저지막을 노출시키는 단계; 및 (h) 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다. 이때, 상기 (b) 단계에서 상기 콘택홀은, 경사식각(slope etch)에 의하여 형성하며, 상기 (g) 단계에서 상기 도전막을, 상기 스페이서 안쪽의 식각저지막의 높이까지 식각한다. 한편, 상기 (g) 단계에서 상기 도전막을, 상기 식각저지막 또는 층간절연막이 노출되지 않는 범위내에서 상기 식각저지막의 높이 아래까지 식각할 수도 있다.

公开(公告)号：KR100077735B1

公开(公告)日：1994-09-27

申请号：KR1019910008757

申请日：1991-05-28

Applicant: 삼성전자주식회사

Inventor： 임장빈 ,  정준

IPC: H01L21/70

公开(公告)号：KR1020070070487A

公开(公告)日：2007-07-04

申请号：KR1020050133102

申请日：2005-12-29

Applicant: 삼성전자주식회사

Inventor： 배종환 ,  황인복 ,  임장빈 ,  김광남

IPC: H01L21/68

Abstract: A substrate transfer apparatus is provided to prevent a gas existing in a front opening unified pod from being diffused outwardly by using a gas suction part. A load port(110) supports a receptacle receiving plural substrates(10). A substrate transfer chamber(120) is located between the load port and a substrate processing module, and has a substrate transfer robot for transferring the substrate and an entrance for the receptacle and the substrate. A gas suction part is provided at the entrance to sucking gas which is leaked between the receptacle and the substrate transfer chamber. The gas suction part has a frame with plural gas sucking holes and a pump connected to the gas sucking holes.

Abstract translation: 提供了一种基板传送装置，用于防止存在于前开口统一的盒中的气体通过使用气体吸入部而向外扩散。 负载端口（110）支撑容纳多个基板（10）的插座。 衬底传送室（120）位于负载端口和衬底处理模块之间，并且具有用于传送衬底和用于插座和衬底的入口的衬底传送机器人。 在吸入口的入口处设置有气体吸入部，该吸入气体在容器和基板输送室之间泄漏。 吸气部具有带有多个吸气孔的框架和与气体吸入孔连接的泵。

公开(公告)号：KR1020070025015A

公开(公告)日：2007-03-08

申请号：KR1020050080734

申请日：2005-08-31

Applicant: 삼성전자주식회사

Inventor： 이성수 ,  박영욱 ,  임장빈 ,  김범수 ,  조두현

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L21/28273 ,  H01L21/823437 ,  H01L27/11526

Abstract: A nonvolatile memory device and its manufacturing method are provided to improve a data write and erase efficiency by improving a coupling ratio between a floating gate pattern and a control gate pattern using an improved floating gate structure. A nonvolatile memory device comprises a substrate(100) with an isolation layer(102a) for defining an active region, a tunnel oxide layer(104) on the active region of the substrate, a floating gate pattern, a dielectric pattern, and a control gate pattern. The floating gate pattern(120) covers the tunnel oxide layer. The floating gate pattern includes a lower pattern with a first width and an upper pattern with a second width, wherein the second width is smaller than the first width. The dielectric pattern(108a) is formed on the floating gate pattern. The control gate pattern(112) is formed on the dielectric pattern.

Abstract translation: 提供一种非易失性存储器件及其制造方法，以通过使用改进的浮动栅极结构来改善浮动栅极图案和控制栅极图案之间的耦合比来提高数据写入和擦除效率。 非易失性存储器件包括具有用于限定有源区的隔离层（102a）的衬底（100），衬底的有源区上的隧道氧化物层（104），浮置栅极图案，电介质图案和控制 门模式。 浮置栅极图案（120）覆盖隧道氧化物层。 浮栅图案包括具有第一宽度的下图案和具有第二宽度的上图​​案，其中第二宽度小于第一宽度。 介电图案（108a）形成在浮栅图案上。 控制栅极图案（112）形成在电介质图案上。

公开(公告)号：KR1020060128325A

公开(公告)日：2006-12-14

申请号：KR1020050049679

申请日：2005-06-10

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  최성길 ,  임장빈 ,  권상동 ,  김기정

IPC: H01L21/027

CPC classification number: H01L21/31138 ,  G03F7/427 ,  H01J37/32091 ,  H01J2237/3342 ,  H01L27/10808 ,  H01L27/10852 ,  H01L21/31144

Abstract: A method for removing photoresist and a method for manufacturing semiconductor device using the same are provided to remove the photoresist remaining at an opening having an aspect ratio by using an active ion. Plasma including an active ion and a radical is generated. The active ion is adjusted to have a directional property. Photoresist is removed by using the active ion having the directional property as a main etch element, and using the radical as an auxiliary etch element. The plasma includes the active ion from 10 to 90%. A bias voltage is applied to the active ion so that the active ion has the directional property. The bias voltage ranges from 100 to 300V. The photoresist is removed at a pressure range from 10 to 800 mTorr and at a temperature range from 10 to 50 ‹C.

Abstract translation: 提供一种去除光致抗蚀剂的方法和使用该方法制造半导体器件的方法，以通过使用活性离子去除残留在具有纵横比的开口处的光致抗蚀剂。 产生包含活性离子和基团的等离子体。 将活性离子调节为具有定向性。 通过使用具有定向特性的活性离子作为主要蚀刻元件，并使用该基团作为辅助蚀刻元件来除去光致抗蚀剂。 等离子体包括10至90％的活性离子。 偏置电压施加到活性离子，使得活性离子具有定向性质。 偏置电压范围为100〜300V。 在10至800mTorr的压力范围和10至50℃的温度范围内去除光致抗蚀剂。