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公开(公告)号：KR102229970B1
公开(公告)日：2021-03-22
申请号：KR1020140080048
申请日：2014-06-27
Applicant: 삼성전자주식회사
Abstract: 본발명은불휘발성메모리, 랜덤액세스메모리; 그리고메모리컨트롤러를포함하는솔리드스테이트드라이브에관한것이다. 불휘발성메모리는, 복수의불휘발성메모리칩들및 버퍼칩을포함한다. 메모리컨트롤러는, 내부버스, 호스트인터페이스, 메모리인터페이스, 버퍼제어회로, 그리고프로세서로구성된다.
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公开(公告)号：KR1020170019872A
公开(公告)日：2017-02-22
申请号：KR1020150114324
申请日：2015-08-13
Applicant: 삼성전자주식회사
CPC classification number: H03K19/018521
Abstract: 버퍼회로는제1 전류생성부, 제2 전류생성부, 비교기, 차동구동부및 인버터를포함한다. 제1 전류생성부는기준전압에상응하고, 피드백전압에의해크기가조절되는제1 전류를출력한다. 제2 전류생성부는입력한계전압에상응하고, 피드백전압에의해크기가조절되는한계전류를생성하고, 한계전류의절반값을가지는제2 전류를출력한다. 비교기는제1 및제2 전류들을비교하여피드백전압을생성한다. 차동구동부는입력전압신호와기준전압을비교하여내부전류를생성하고, 내부전류의상한값과하한값이 0을기준으로대칭이되도록피드백전압에기초하여내부전류를조절한다. 인버터는전원전압에기초하여내부전류를반전하여출력전류를생성한다.
Abstract translation: 缓冲电路包括第一和第二电流发生器，比较器，差分驱动器和反相器。 第一电流发生器输出对应于参考电压的第一电流。 第二电流发生器产生对应于输入极限电压的极限电流，并且输出具有等于极限电流大约一半的大小的第二电流。 第一电流和极限电流的大小由反馈电压控制。 比较器通过比较第一和第二电流产生反馈电压。 差分驱动器产生内部电流，并根据反馈电压控制内部电流。 内部电流的上限值和下限值的大小相对于基准值基本上彼此相等。 逆变器通过根据电源电压反转内部电流来产生输出电流。
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公开(公告)号：KR1020150118649A
公开(公告)日：2015-10-23
申请号：KR1020140044332
申请日：2014-04-14
Applicant: 삼성전자주식회사
Abstract: 데이터를저장하는데이터스토로지시스템중에서인가되는스트로브신호를수신하여데이터를리드하기위한리드용클럭을생성하는시스템이있다. 그러한시스템의경우에장시간의휴지후에인가되는스트로브신호의첫 번째클럭에지부분이왜곡될수 있다. 본발명의실시예에서는스트로브신호의첫 번째클럭에지부분을강제적으로부스팅한후, 상기스트로브신호의두 번째클럭에지부분부터는부스팅오프되도록하는방법을개시한다. 본발명의방법에따르면, 데이터리드퍼포먼스가개선된다.
Abstract translation: 提供了一种用于通过从用于存储数据的数据存储系统中接收所应用的选通信号来产生用于读取数据的时钟的系统。 在长时间的暂停之后，该系统可能具有被施加的选通信号的失真的第一时钟沿部分。 在本发明的实施例中，公开了一种强制升压选通信号的第一时钟沿部分并从选通信号的第二时钟沿部分升压部分的方法。 根据本发明的方法，提高了数据读取性能。
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公开(公告)号：KR1020140130779A
公开(公告)日：2014-11-12
申请号：KR1020130049137
申请日：2013-05-02
Applicant: 삼성전자주식회사
Abstract: 클럭 버퍼는 기준 전압 생성부, 증폭기, 전류 미러부, 보상부 및 클럭부를 포함한다. 기준 전압 생성부는 기준 전압을 생성하여 제공한다. 증폭기는 기준 전압과 피드백 전압에 기초하여 증폭 전압을 발생한다. 전류 미러부는 증폭 전압 및 보상 전류에 기초하여 피드백 전압 및 바이어스 전압을 발생한다. 보상부는 피드백 전압에 기초하여 동작 온도가 증가할수록 증가하는 보상 전류를 발생한다. 클럭부는 바이어스 전압에 기초하여 입력 클럭을 버퍼링하여 출력 클럭을 발생한다. 전류 모드 로직(CML(Current Mode Logic)) 버퍼는 동작 온도가 증가함에 따라 클럭 딜레이가 증가하고, 바이어스 전압이 증가함에 따라 클럭 딜레이가 감소하는 특성을 가지고 있다. 따라서 동작 온도가 증가함에 따라 바이어스 전압을 증가함으로써 전류 모드 로직(CML(Current Mode Logic)) 버퍼의 동작 온도에 따른 클럭 딜레이 민감도(Clock Delay Sensitivity)를 개선할 수 있다.
Abstract translation: 时钟缓冲器包括参考电压发生器，放大器，电流镜部分，补偿器和时钟部分。 参考电压发生器产生并提供参考电压。 放大器基于参考电压和反馈电压产生放大电压。 电流镜部分产生反馈电压和基于放大电压和补偿电流的偏置电压。 补偿器产生随着工作温度根据反馈电压而增加的补偿电流。 时钟部分缓冲输入时钟，并根据偏置电压产生输出时钟。 电流模式逻辑（CML）缓冲器随着工作温度的升高而增加时钟延迟，并随着偏置电压的增加而减小时钟延迟。 因此，本发明随着工作温度的升高而增加偏置电压，从而根据CML缓冲器的工作温度来提高时钟延迟灵敏度。
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公开(公告)号：KR1020140095125A
公开(公告)日：2014-08-01
申请号：KR1020130007087
申请日：2013-01-22
Applicant: 삼성전자주식회사
CPC classification number: G11C16/30 , G11C16/0483 , G11C16/12
Abstract: A high voltage of a nonvolatile semiconductor memory device receiving a first driving voltage and a second driving voltage from the outside according to an embodiment of the present invention includes a depletion mode NMOS transistor which switches the second driving voltage in response to an output signal which is fed back, at least one inverter which inverts an input signal into the level of a ground voltage or the first driving voltage, and a PMOS transistor which transmits the second driving voltage supplied from the depletion mode NMOS transistor to one end thereof as the output signal of the other end thereof in response to the output of at least one inverter. The output of at least one inverter is transmitted to a gate of the PMOS transistor.
Abstract translation: 根据本发明实施例的从外部接收第一驱动电压和第二驱动电压的非易失性半导体存储器件的高电压包括：耗尽型NMOS晶体管，其响应于输出信号切换第二驱动电压，该输出信号是 将输入信号转换为接地电压或第一驱动电压的至少一个反相器，以及将从耗尽型NMOS晶体管提供的第二驱动电压发送到其一端的PMOS晶体管作为输出信号 的另一端响应于至少一个逆变器的输出。 至少一个反相器的输出被传送到PMOS晶体管的栅极。
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Patent Agency Ranking
公开(公告)号：KR1020110003743A
公开(公告)日：2011-01-13
申请号：KR1020090061166
申请日：2009-07-06
Applicant: 삼성전자주식회사
CPC classification number: H03F3/45183 , H03F1/3211 , H03F3/45179 , H03F3/45654 , H03F2200/453 , H03F2200/78 , H03F2203/45382 , H03F2203/45384 , H03F2203/45454 , H03F2203/45466 , H03F2203/45702
Abstract: PURPOSE: A high speed differential linear amplifier is provided to vary the gain and the linearity based on a controlling signal using a differential amplifying part. CONSTITUTION: An input signal and an inverted input signal are applied to a high speed differential linear amplifier. A differential amplifying part(100) outputs an output signal and an inverted output signal by amplifying the voltage difference of an input signal pair. A control voltage generating part(200) outputs a control voltage for controlling the gain of the differential amplifying part. The control voltage generating part obtains the output signal of the differential amplifying part.
Abstract translation: 目的：提供高速差分线性放大器，以使用差分放大部分，根据控制信号改变增益和线性度。 构成：将输入信号和反相输入信号施加到高速差分线性放大器。 差分放大部分（100）通过放大输入信号对的电压差来输出输出信号和反相输出信号。 控制电压产生部分（200）输出用于控制差分放大部分的增益的控制电压。 控制电压产生部分获得差分放大部分的输出信号。
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公开(公告)号：KR100735758B1
公开(公告)日：2007-07-06
申请号：KR1020060059684
申请日：2006-06-29
Applicant: 삼성전자주식회사
Abstract: A majority voter circuit, a data bus inversion circuit and a semiconductor device are provided to enable robust circuit design with reduced operation errors due to impedance mismatch with an external device by comparing an odd number of bits except a fixed number of bits in data. An input part is connected between a common node and each of a first node and a second node, and generates voltage difference between the first node and the second node by receiving data of an odd number of bits and inverted data of an odd number of bits. An amplification part is connected between a first power supply voltage and the first node and the second node, and senses and amplifies the voltage difference between the first node and the second node, and outputs a selection signal by performing majority voting by comparing the number of bits having "0" with the number of bits having "1".
Abstract translation: 提供大多数选举器电路，数据总线倒置电路和半导体器件以通过比较除了固定数量的比特以外的奇数比特来实现鲁棒的电路设计，由于与外部器件的阻抗不匹配而减少了操作错误。 输入部分连接在公共节点与第一节点和第二节点中的每一个之间，并且通过接收奇数比特的数据和奇数比特的反转数据来在第一节点和第二节点之间产生电压差 。 放大部件连接在第一电源电压与第一节点和第二节点之间，并且感测和放大第一节点和第二节点之间的电压差，并且通过比较第一节点和第二节点之间的电压差来执行多数投票来输出选择信号 具有“0”的位 其中位的数量为“1”。
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公开(公告)号：KR1020070013059A
公开(公告)日：2007-01-30
申请号：KR1020050067409
申请日：2005-07-25
Applicant: 삼성전자주식회사
Inventor： 임정돈
IPC: H03K19/00
CPC classification number: H03K19/01721
Abstract: A semiconductor integrated circuit is provided to reduce a power consumption and to increase a transmission speed of signals by reducing a swing width of an output voltage of a transmission circuit. In a semiconductor integrated circuit, a transmission circuit(10) and a receipt circuit(20) are prepared. A transmission cable(30) connects the transmission circuit(10) and the receipt circuit(20). The transmission circuit(10) comprises an inner circuit(11), a first voltage dividing circuit(12) coupled between a first power and the inner circuit(11), a second voltage dividing circuit(13) coupled between a second power and the inner circuit(11), a delay circuit(14) which delays an output signal of the inner circuit(11) for the predetermined time and generates a switching control signal, a first switching circuit(15) coupled between the first power and the inner circuit(11) and applies a switching in response to the switching control signal, and a second switching circuit(16) coupled between the second power and the inner circuit(11) and applies a switching in response to the switching control signal.
Abstract translation: 提供半导体集成电路以通过减小传输电路的输出电压的摆幅来降低功耗并增加信号的传输速度。 在半导体集成电路中，准备了发送电路（10）和接收电路（20）。 传输电缆（30）连接传输电路（10）和接收电路（20）。 发送电路（10）包括内部电路（11），耦合在第一电力和内部电路（11）之间的第一分压电路（12），耦合在第二电力和第二电力之间的第二分压电路（13） 内部电路（11），延迟电路（14），其将内部电路（11）的输出信号延迟预定时间并产生开关控制信号;第一开关电路（15），耦合在第一电力和内部电路 电路（11）并响应于开关控制信号施加开关，以及耦合在第二电力和内部电路（11）之间的第二开关电路（16），并响应于开关控制信号施加开关。
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公开(公告)号：KR1020170112289A
公开(公告)日：2017-10-12
申请号：KR1020160039139
申请日：2016-03-31
Applicant: 삼성전자주식회사
CPC classification number: H03H7/38 , G11C5/025 , G11C5/04 , G11C7/1057 , G11C7/1084 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C29/022 , G11C29/025 , G11C29/028 , G11C29/50008 , G11C2207/105
Abstract: 비휘발성메모리장치는제1 메모리구조를포함한다. 제1 메모리구조는제1 채널을통해외부의메모리컨트롤러와연결되는제1 내지제N(N은 2 이상의자연수) 메모리다이들을포함한다. 제1 내지제N 메모리다이들중 적어도하나는제1 대표다이로미리결정된다. 제1 대표다이는제1 내지제N 메모리다이들중 하나에대한데이터기입동작이수행되는동안에온-다이터미네이션(on-die termination: ODT)을수행한다.
Abstract translation: 非易失性存储器件包括第一存储器结构。 第一存储器结构包括经由第一通道连接到外部存储器控制器的第一到第N（N是2或更多的自然数）存储器管芯。 第一至第N存储器裸片中的至少一个在第一代表性裸片中预先确定。 当在第一至第N存储器管芯中的一个上执行数据写入操作时，第一代表性管芯执行管芯上终端（ODT）。
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公开(公告)号：KR1020170021073A
公开(公告)日：2017-02-27
申请号：KR1020150115418
申请日：2015-08-17
Applicant: 삼성전자주식회사
IPC: G01R31/26
CPC classification number: G01R31/318392 , G01R31/31708
Abstract: 반도체칩, 테스트시스템및 반도체칩의테스트방법이개시된다. 일실시예에따른반도체칩(semiconductor chip)은테스트요청에응답하여, 테스트펄스(test pulse)를생성하는펄스생성기(pulse generator); 직렬로연결되어, 각각, 상기테스트펄스를순차적으로전달하는다수의로직(logic)을포함하는로직체인(logic chain); 및상기로직체인의다수의로직각각의출력의레벨을검출하여, ISI(Inter Symbol Interference)의정도를나타내는검출결과를출력하는검출기를포함한다.
Abstract translation: 半导体芯片，测试系统和测试半导体芯片的方法。 半导体芯片包括：脉冲发生器，被配置为响应于测试请求产生测试脉冲; 逻辑链，包括彼此串联连接并顺次传送测试脉冲的多个逻辑器件; 以及检测器，被配置为检测每个逻辑器件的输出信号的逻辑电平，并输出指示符号间干扰程度（ISI）的检测结果。
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