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公开(公告)号：KR1020150097946A
公开(公告)日：2015-08-27
申请号：KR1020140018839
申请日：2014-02-19
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/265
CPC classification number: H01L21/26506 , H01L21/324 , H01L29/4236 , H01L29/6656 , H01L29/66575 , H01L29/78
Abstract: 반도체 소자의 제조 방법에 있어서, 반도체를 포함하는 기판 상에 게이트 구조물을 형성한다. 이온주입 공정을 수행하여, 상기 게이트 구조물에 의해서 노출된 기판 상부에 상기 기판을 구성하는 물질과 동일한 물질을 주입하여 확장된 부피를 갖는 이온주입 영역들을 형성한다.
Abstract translation: 半导体器件的制造方法在具有半导体的衬底上形成栅极结构。 本发明进行离子注入工艺，将与形成衬底的物质相同的物质注入由栅极结构暴露的衬底的上部，以形成具有膨胀体积的离子注入区域。
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公开(公告)号：KR1020150009822A
公开(公告)日：2015-01-27
申请号：KR1020130084228
申请日：2013-07-17
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7838 , H01L27/10823 , H01L27/10876 , H01L29/4236 , H01L29/66477 , H01L21/76831 , H01L29/4232 , H01L29/42356
Abstract: 기판 상에 필드 영역에 의해 한정되어 형성된 액티브 영역, 상기 액티브 영역의 기판 내에 형성된 게이트 트렌치들, 상기 게이트 트렌치들 내에 각각 형성된 게이트 구조체들, 및 상기 게이트 트렌치들 하부의 상기 기판 내에 형성된 적어도 하나의 캐리어 장벽층을 포함하는 반도체 소자 및 그 제조 방법이 제공된다.
Abstract translation: 提供一种具有掩埋沟道阵列的半导体器件及其制造方法。 半导体器件包括由衬底上的场区限定的有源区，形成在有源区的衬底中的栅极沟槽，分别形成在栅极沟槽中的栅极结构以及形成在栅极沟槽中的至少一个载流子阻挡层 栅极沟槽的下半部分。
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公开(公告)号：KR101311726B1
公开(公告)日：2013-09-26
申请号：KR1020070068226
申请日：2007-07-06
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1051 , G11C7/065 , G11C7/08 , G11C7/1048 , G11C7/1069 , G11C2207/005 , G11C2207/063
Abstract: 안정적으로 증폭동작을 수행할 수 있는 센스 앰프 회로가 개시된다. 센스 앰프 회로는 전류 센스 앰프, 전압 센스 앰프 및 출력 안정화 회로를 포함한다. 전류 센스 앰프는 차동 입력전류를 증폭하여 제 1 차동 출력전압을 발생시킨다. 전압 센스 앰프는 전류 센스 앰프보다 제 1 시간 뒤에 활성화되며 제 1 차동 출력전압을 증폭하여 제 2 차동 출력전압을 발생시킨다. 출력 안정화 회로는 양의 입력 저항 값을 가지며, 전압 센스 앰프의 출력전압을 안정화시킨다. 따라서, 센스 앰프 회로는 전력소모가 적으며 반도체 칩 상에서 적은 면적을 차지한다.
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公开(公告)号：KR1020080010164A
公开(公告)日：2008-01-30
申请号：KR1020060070299
申请日：2006-07-26
Applicant: 삼성전자주식회사
Abstract: A current sense amplifier is provided to perform stable operation by transmitting data efficiently without increasing data transmission time by controlling CSA output gain. According to a current sense amplifier, a pair of data lines include a first and a second data line(IO,IOB). A sensing part(310) senses difference between two currents inputted through the first and the second data line, and outputs an output voltage of the first and the second data line by converting the current difference into voltage difference. An equalizing part(330) is connected between the first and the second data lines, and equalizes the first and the second data lines during disable state of a sensing start signal. A gain control part(350) is connected between the first and the second data lines, and restricts output voltage difference of the first and the second data line within a constant value. An output part(370) outputs the output voltage as being connected between the first and the second data lines, and outputs a current flowing through the first and the second data line to a ground voltage.
Abstract translation: 通过控制CSA输出增益，提供电流检测放大器以通过有效传输数据而不增加数据传输时间来执行稳定的操作。 根据电流检测放大器，一对数据线包括第一和第二数据线（IO，IOB）。 感测部（310）感测通过第一和第二数据线输入的两个电流之间的差异，并且通过将电流差转换为电压差来输出第一和第二数据线的输出电压。 均衡部分（330）连接在第一和第二数据线之间，并且在感测开始信号的禁用状态期间使第一和第二数据线均衡。 增益控制部分（350）连接在第一和第二数据线之间，并将第一和第二数据线的输出电压差限制在恒定值内。 输出部分（370）输出连接在第一和第二数据线之间的输出电压，并将流过第一和第二数据线的电流输出到接地电压。
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公开(公告)号：KR100791076B1
公开(公告)日：2008-01-03
申请号：KR1020060121571
申请日：2006-12-04
Applicant: 삼성전자주식회사
IPC: H01L21/335
CPC classification number: H03K19/018521 , H03K5/1534
Abstract: A logic circuit comprising a field relaxation transistor and a semiconductor device comprising the same are provided to prevent deterioration of the field relaxation transistor and to prevent operation errors by applying a high voltage only in a short period of time according to a state of an input signal. A first transistor is connected between terminals for outputting a first voltage and an output signal and includes a gate for receiving an input signal. A second transistor is connected to a grounding voltage and includes a gate for receiving the input signal. A control unit(30) outputs a control signal which has a first voltage level in an input signal state changing section and a second voltage level in an input signal state unchanging section in response to the input signal. The second voltage level is lower than the first voltage level. A field relaxation transistor is connected between an output terminal and the second transistor and includes a gate for receiving the control signal.
Abstract translation: 提供了包括场弛豫晶体管和包括该场稳定晶体管的半导体器件的逻辑电路，以防止场弛豫晶体管的劣化，并且仅根据输入信号的状态在短时间内施加高电压来防止操作错误 。 第一晶体管连接在用于输出第一电压和输出信号的端子之间，并且包括用于接收输入信号的栅极。 第二晶体管连接到接地电压并且包括用于接收输入信号的栅极。 控制单元（30）响应于输入信号，输出在输入信号状态改变部分具有第一电压电平的控制信号和输入信号状态不变部分中的第二电压电平。 第二电压电平低于第一电压电平。 场致松晶体管连接在输出端和第二晶体管之间，并包括用于接收控制信号的栅极。
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Patent Agency Ranking
公开(公告)号：KR101893193B1
公开(公告)日：2018-08-29
申请号：KR1020120031771
申请日：2012-03-28
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L28/60 , H01L27/10852 , H01L28/91
Abstract: 반도체소자를제공한다. 이반도체소자는기판상에형성되며서로이격된제1 스토리지전극및 제2 스토리지전극을포함한다. 상기제1 및제2 스토리지전극들의상부면들과연결되는절연성의연속적인지지패턴(continuous supporting pattern)이제공된다. 상기제1 및제2 스토리지전극들및 상기연속적인지지패턴을덮는스토리지유전체가제공된다. 상기스토리지유전체상에플레이트전극이제공된다. 상기연속적인지지패턴은상기제1 스토리지전극의상부면과연결된제1 콘택부분, 상기제2 스토리지전극의상부면과연결된제2 콘택부분, 및상기제1 및제2 콘택부분들을연결하는연결부분을포함한다.
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公开(公告)号：KR101853316B1
公开(公告)日：2018-04-30
申请号：KR1020120032685
申请日：2012-03-29
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7827 , H01L27/04 , H01L29/41766 , H01L29/4236 , H01L29/78 , H01L29/785
Abstract: 반도체소자및 이를채택하는전자장치를제공한다. 이반도체소자는반도체기판내에형성되며활성영역을한정하는필드영역을포함한다. 상기활성영역내에서로이격되도록형성된제1 소스/드레인영역및 제2 소스/드레인영역이제공된다. 상기제1 및제2 소스/드레인영역들사이의상기활성영역을가로지르며상기필드영역내로연장된게이트트렌치가제공된다. 상기게이트트렌치내의게이트구조체(gate structure)가제공된다. 상기게이트구조체는게이트전극; 상기게이트전극상에형성된절연성의게이트캐핑패턴; 상기게이트전극과상기활성영역사이의게이트유전체; 및상기게이트캐핑패턴과상기활성영역사이에개재된절연성의금속-함유물질막을포함한다.
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18.发明授权국부적인 할로 이온 영역을 포함하는 전계 효과트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및시스템 有权具有局部晕圈离子区域的场效应晶体管，以及半导体存储器，存储卡和包括其的系统
公开(公告)号：KR101416316B1
公开(公告)日：2014-07-08
申请号：KR1020070129056
申请日：2007-12-12
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/26586 , H01L21/823412 , H01L27/10873 , H01L29/1045 , H01L29/1083 , H01L29/66659 , H01L29/66825 , H01L29/66833
Abstract: 본 발명은, 트랜지스터의 핫전자 유기 펀치 쓰루 특성, 게이트 유기 드레인 누설특성 및 성능을 최적화 할 수 있는 국부적인 할로 이온 영역을 포함하는 전계 효과 트랜지스터를 제공한다. 본 발명의 일실시예에 따른 전계 효과 트랜지스터는, 기판, 상기 기판 내의 일부 영역에 형성된 채널 영역 및 소오스/드레인 영역들을 포함하는 활성 영역, 상기 활성 영역과 전기적으로 접촉하는 게이트 구조물, 및 상기 기판 내에 상기 소오스/드레인 영역들의 양단부에 인접하여 국부적으로 형성된 할로 이온 영역을 포함하는 것을 특징으로 하는 국부적인 할로 이온 영역을 포함한다.
전계 효과 트랜지스터, 할로 이온, 반도체 메모리, HEIP(hot electron induced punch through), GIDL(grain induced drain leakage)-
公开(公告)号：KR1020140065638A
公开(公告)日：2014-05-30
申请号：KR1020120130948
申请日：2012-11-19
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78 , H01L21/265
CPC classification number: H01L21/823418 , H01L21/266 , H01L29/6659
Abstract: A method for fabricating a semiconductor device and a related device comprises preparing a semiconductor substrate having a cell gate pattern on a cell area and a peripheral gate pattern on a peripheral area; forming a photosensitive pattern for exclusively exposing the peripheral area of the semiconductor substrate; forming an LDD area in the peripheral area; forming a sacrificial spacer on sides of the peripheral gate pattern and the photosensitive pattern through a low temperature ALD process; forming a source/drain area in the peripheral area; and removing the sacrificial spacer and the photosensitive pattern.
Abstract translation: 一种制造半导体器件和相关器件的方法包括：制备在单元区域上具有单元栅极图案的半导体衬底和在周边区域上的外围栅极图案; 形成用于专门暴露半导体衬底的周边区域的光敏图案; 在周边区域形成LDD区域; 通过低温ALD工艺在外围栅极图案和感光图案的侧面上形成牺牲隔离物; 在周边区域形成源极/漏极区域; 并去除牺牲隔离物和感光图案。
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公开(公告)号：KR1020130110599A
公开(公告)日：2013-10-10
申请号：KR1020120032685
申请日：2012-03-29
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7827 , H01L27/04 , H01L29/41766 , H01L29/4236 , H01L29/78 , H01L29/785 , H01L29/66621 , H01L29/66795
Abstract: PURPOSE: A transistor, a semiconductor device, and a semiconductor module including the same improve the resistance characteristics of wiring including a gate electrode of a transistor by composing the gate electrode with two or more conductive materials having different work functions. CONSTITUTION: A field region (7) limits an active region (9) by being formed within a substrate (1). A first source/drain region (60) and a second source/drain region (87) are separated from each other within the active region. A gate trench (18) includes a first part (18a) crossing the active region and a second part (18b) in the field region. A gate structure (GS) is formed within the gate trench. The gate structure includes a gate electrode (36), a gate capping pattern (45), a gate dielectric (24), and a metal-containing material film (39). The metal-containing material film is formed between the gate capping pattern and the active region.
Abstract translation: 目的：晶体管，半导体器件和包括该晶体管的半导体模块通过组合栅电极与具有不同功函的两种或多种导电材料来提高包括晶体管的栅电极的布线的电阻特性。 构成：场区域（7）通过形成在衬底（1）内而限制有源区域（9）。 第一源极/漏极区域（60）和第二源极/漏极区域（87）在有源区域内彼此分离。 栅极沟槽（18）包括与激活区域交叉的第一部分（18a）和场区域中的第二部分（18b）。 栅极结构（GS）形成在栅极沟槽内。 栅极结构包括栅极电极（36），栅极覆盖图案（45），栅极电介质（24）和含金属的材料膜（39）。 含金属材料膜形成在栅极封盖图案和有源区域之间。
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