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公开(公告)号：KR101788245B1
公开(公告)日：2017-11-16
申请号：KR1020110017412
申请日：2011-02-25
Applicant: 삼성전자주식회사
IPC: G06F12/08
CPC classification number: G06F12/0853 , G06F12/0846
Abstract: 주소공간을정해진크기의주소영역으로분할하고, 분할된주소영역을캐시뱅크들에순차적또는비순차적으로할당함으로써, 특정캐시에접근이집중되는것을방지할수 있는다중포트캐시메모리장치및 그구동방법이개시된다. 본발명의일 실시예에따르면, 다중포트캐시메모리장치는주소공간(address space)을정해진크기의주소영역(address region)들로분할하고, 분할된제 1 주소영역을제 1 캐시뱅크에할당하고, 상기분할된제 1 주소영역다음의분할된제 2 주소영역을제 2 캐시뱅크에할당할수 있다.
Abstract translation: 将所述地址空间分成指定大小的地址区域，并且通过分配在高速缓存银行依次或乱序的分段的地址空间，一个多端口高速缓存，以防止进入浓度到一个特定的超高速缓冲存储器装置和其驱动方法 等等。 根据本发明的实施例，多端口高速缓冲存储器装置将地址空间划分为预定大小的地址区域，将划分的第一地址区域分配给第一高速缓存存储区 并且可以将划分的第一地址区域之后的划分的第二地址区域分配给第二高速缓存存储体。
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公开(公告)号：KR101682508B1
公开(公告)日：2016-12-07
申请号：KR1020100099826
申请日：2010-10-13
Applicant: 삼성전자주식회사
IPC: H04L12/28 , H03M7/30 , H04L12/54 , H04L12/773
CPC classification number: H04L45/60
Abstract: 데이터를압축/압축해제하여전송함으로써, 시스템의성능을향상시킬수 있는라우팅장치및 네트워크장치가개시된다. 라우팅장치는입력된데이터를압축또는압축해제하고, 압축된데이터또는상기압축해제된데이터를전송하는한다.
Abstract translation: 提供能够通过压缩/解压缩数据和发送压缩/解压缩的结果来提高一般系统性能的路由设备和网络设备。 路由设备可以压缩和/或解压缩输入数据，并且可以传送压缩和/或解压缩的输入数据。
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公开(公告)号：KR1020160063079A
公开(公告)日：2016-06-03
申请号：KR1020140166628
申请日：2014-11-26
Applicant: 삼성전자주식회사
IPC: G06T1/20
CPC classification number: G06T15/005 , G06T11/40 , G06T1/20 , Y02D10/171
Abstract: 그래픽프로세싱장치에서그래픽스파이프라인을수행하는방법은, 헐쉐이더로부터출력된출력패치가포함된타일의개수에기초하여출력패치에대한테셀레이팅을스킵할것인지를판단하고판단결과에따라출력패치또는테셀레이팅된프리미티브들에대한타일리스트를비닝하는, 비닝파이프라인을수행하고, 비닝된타일리스트에기초하여타일단위로렌더링파이프라인을수행한다.
Abstract translation: 用于在图形处理装置中执行基于瓦片的图形流水线的方法基于包括输出到船体着色器的输出补丁的瓦片的数量来确定是否跳过输出补丁的镶嵌，执行用于合并瓦片列表的合并管线 用于根据确定结果来分割图元或输出补丁，并且基于合并瓦片列表执行具有瓦片单元的渲染管线。 因此，可以提高处理速度。
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公开(公告)号：KR1020150086718A
公开(公告)日：2015-07-29
申请号：KR1020140006731
申请日：2014-01-20
Applicant: 삼성전자주식회사
CPC classification number: G06F3/0659 , G06F3/0611 , G06F3/0613 , G06F3/0679 , G06F9/38 , G06F9/3824 , G06F9/50 , G06F12/0855 , G06F2212/621 , G06T1/20 , G06T1/60 , G06T15/06 , G06T2200/28
Abstract: 일실시예에따른데이터처리장치는복수의스테이지들(stages)을포함하는파이프라인(pipeline); 및상기파이프라인에서처리되는데이터를저장하는메모리(memory)를포함한다.
Abstract translation: 本发明涉及一种通过使用存储器来管理处理数据的方法和装置。 根据本发明实施例的数据处理装置包括一个包括多个级的流水线和一个存储在管线中处理的数据的存储器。
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公开(公告)号：KR1020120097878A
公开(公告)日：2012-09-05
申请号：KR1020110017412
申请日：2011-02-25
Applicant: 삼성전자주식회사
IPC: G06F12/08
CPC classification number: G06F12/0853 , G06F12/0846 , G06F12/08 , G06F12/0893 , G06F2212/604
Abstract: PURPOSE: A multi-port cache memory apparatus and operating method thereof are provided to prevent access concentration for specific cache by dividing an address area into multiple address areas with a fixed size. CONSTITUTION: An allocation unit(120) allocates a divided first address area to a first cache bank(111) and a divided second address area to a second cache bank(112) by dividing an address area into the address areas of the fixed size. The allocation unit sequentially allocates the cache banks to the divided address areas. The allocation unit allocates the divided first address area to the first cache bank and the divided second address area to the second cache bank. [Reference numerals] (111) Cache bank 0; (112) Cache bank 1; (113) Cache bank 2; (114) Cache bank N; (120) Allocation unit; (130) First interconnecting network; (140) Second interconnecting network; (150) Memory
Abstract translation: 目的：提供一种多端口高速缓存存储器及其操作方法，通过将地址区划分成多个具有固定大小的地址区来防止特定高速缓存的访问集中。 构成：分配单元（120）通过将地址区域划分为固定大小的地址区域，将划分的第一地址区域分配给第一高速缓存组（111）和划分的第二地址区域到第二高速缓存组（112）。 分配单元顺序地将高速缓存组分配给划分的地址区域。 分配单元将划分的第一地址区域分配给第一高速缓存组，并将划分的第二地址区域分配给第二高速缓存组。 [111]缓存组0; （112）缓存库1; （113）缓存库2; （114）缓存库N; （120）分配单位; （130）第一互连网络; （140）第二互连网络; （150）内存
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Patent Agency Ranking
公开(公告)号：KR1020120070188A
公开(公告)日：2012-06-29
申请号：KR1020100131628
申请日：2010-12-21
Applicant: 삼성전자주식회사
IPC: G06F17/50 , G06F15/173 , G06F15/80
CPC classification number: G06F17/5009 , G06F17/5022 , G06F17/5031 , G06F2217/84 , G06F15/17318 , G06F15/17325 , G06F15/80
Abstract: PURPOSE: The simulator of a multi-core simulator using timing information between modules and a simulation method for the simulator are provided to prevent data collision while communication between modules. CONSTITUTION: A structure forming part(110) selects modules for synchronizing function execution timing according to the timing information of bundle data from a library and generates the structure module of a multi-core system using the modules. A simulation engine part(170) controls the function execution of each module and outputs results by recognizing the information of the function execution timing between the modules contained in the structure module. A trace generating part(150) generates traces with respect to the function execution information of the modules.
Abstract translation: 目的：使用模块之间的定时信息和模拟器的仿真方法的多核心模拟器的模拟器，以防止模块之间的数据冲突。 构成：结构形成部（110）根据来自库的束数据的定时信息选择用于使功能执行定时同步的模块，并使用该模块生成多核系统的结构模块。 模拟引擎部件（170）通过识别包含在结构模块中的模块之间的功能执行定时的信息来控制每个模块的功能执行并输出结果。 轨迹生成部（150）相对于模块的功能执行信息生成轨迹。
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公开(公告)号：KR100607198B1
公开(公告)日：2006-08-01
申请号：KR1020050014241
申请日：2005-02-21
Applicant: 삼성전자주식회사
IPC: H01L21/762
Abstract: 반도체소자의 트렌치 소자 분리 방법을 제공한다. 이 방법은 앤모스 영역 및 피모스 영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 앤모스 영역 상에 앤모스 필드 영역을 노출시키는 제1 마스크막 패턴을 형성함과 동시에, 상기 피모스 영역 상에 피모스 필드 영역을 노출시키는 제2 마스크막 패턴을 형성한다. 상기 피모스 영역을 덮고 상기 앤모스 영역을 노출시키는 제1 포토레지스트막 패턴을 형성한다. 상기 제1 마스크막 패턴 및 상기 제1 포토레지스트막 패턴을 이온주입 마스크로 사용하여 상기 앤모스 영역 내에 제1 불순물 이온들을 주입하여 상기 앤모스 필드 영역 내에 제1 불순물막을 형성한다. 이 경우에, 상기 제1 불순물막은 상기 제1 마스크막 패턴 하부로 소정 부분 연장되도록 형성된다. 상기 제1 포토레지스트막 패턴을 제거한다. 상기 제1 및 제2 마스크막 패턴 들을 식각마스크로 사용하여 반도체기판을 식각하여 상기 앤모스 필드 영역 및 상기 피모스 필드 영역 내에 트렌치를 형성함과 동시에, 상기 제1 마스크막 패턴 하부에 잔존하는 제1 불순물막 패턴을 형성한다. 상기 트렌치를 채우는 트렌치 소자분리막을 형성한다.
반도체소자, 트렌치 소자 분리, 문턱 전압, 이온 주입, 불순물 이온들Abstract translation: 提供了一种半导体器件的沟槽器件隔离方法。 该方法包括制备具有黑洞区域和pmos区域的半导体衬底。 在非晶区上形成第一掩模膜图案以暴露非晶场区，并且形成第二掩模膜图案以暴露非晶区上的顺磁场区。 由此形成覆盖PMOS区域并暴露NMOS区域的第一光致抗蚀剂膜图案。 使用第一掩模膜图案和第一光刻胶膜图案作为离子注入掩模将第一杂质离子注入到台面区中，以在台面场区中形成第一杂质膜。 在这种情况下，第一杂质膜形成为延伸到第一掩模膜图案下方的预定部分。 第一光致抗蚀剂膜图案被去除。 使用第一掩模膜图案和第二掩模膜图案作为蚀刻掩模蚀刻半导体衬底以在第一掩模膜区域和第二掩模膜区域以及第一掩模膜图案和第二掩模膜图案中形成沟槽， 形成1个杂质膜图案。 由此形成填充沟槽的沟槽隔离膜。
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公开(公告)号：KR1020040098214A
公开(公告)日：2004-11-20
申请号：KR1020030030510
申请日：2003-05-14
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/5228 , H01L23/53228 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A semiconductor device with a metal line and a metal resistor and a manufacturing method thereof are provided to prevent the damage of the metal resistor due to etching by connecting the metal resistor with an upper portion of a lower metal line through an opening window. CONSTITUTION: A plurality of metal lines(210,230,251,270) are enclosed with an insulating layer(110). A capping layer(300) is formed on the metal lines to protect the metal lines. A plurality of metal resistors(431',435') are connected with upper portions of the metal lines through opening windows(301,305). The metal resistors are prolonged to an upper portion of the capping layer.
Abstract translation: 目的：提供具有金属线和金属电阻器的半导体器件及其制造方法，以通过将开关窗将金属电阻器与下金属线的上部连接来防止金属电阻器由于蚀刻而造成的损坏。 构成：多个金属线（210,230,251,270）用绝缘层（110）包围。 在金属线上形成覆盖层（300）以保护金属线。 多个金属电阻器（431'，435'）通过开口窗（301,305）与金属线的上部连接。 金属电阻器延长到覆盖层的上部。
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公开(公告)号：KR1020010001302A
公开(公告)日：2001-01-05
申请号：KR1019990020429
申请日：1999-06-03
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: PURPOSE: A semiconductor device is provided to guarantee a stable characteristic such as a high breakdown voltage, a low off-current, a high drain current and low junction capacitance even in a high integration of the semiconductor device, by having a source/drain region surrounded by an isolation layer. CONSTITUTION: A semiconductor device comprises a semiconductor substrate(100), a gate electrode(108), a lightly doped drain(LDD) region(112), a source/drain region and an isolation layer(104). The gate electrode is formed in an active region on the substrate by intervening a gate insulating layer. The LDD region is formed in the substrate on both edges of the gate electrode. The source/drain region is formed in the substrate adjacent to the LDD region, wherein a high density impurity injection region directly contacting the LDD region is placed in a portion near the surface of the substrate, and a polysilicon layer(106) adjacent to the high density impurity injection region is placed in a lower portion of the substrate. The isolation layer surrounds the source/drain region, formed in the substrate.
Abstract translation: 目的：提供一种半导体器件，即使在半导体器件的高集成度中，通过具有源极/漏极区域来提供稳定的特性，例如高击穿电压，低截止电流，高漏极电流和低结电容 被隔离层包围。 构成：半导体器件包括半导体衬底（100），栅电极（108），轻掺杂漏极（LDD）区域（112），源极/漏极区域和隔离层（104）。 栅电极通过插入栅绝缘层而形成在衬底上的有源区中。 LDD区域形成在栅电极的两个边缘上的衬底中。 源极/漏极区域形成在与LDD区域相邻的衬底中，其中直接接触LDD区域的高密度杂质注入区域被放置在靠近衬底表面的部分中，并且与衬底相邻的多晶硅层（106） 将高密度杂质注入区置于衬底的下部。 隔离层围绕形成在基板中的源极/漏极区域。
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公开(公告)号：KR1020000043099A
公开(公告)日：2000-07-15
申请号：KR1019980059411
申请日：1998-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a conductive layer line of a semiconductor device is provided which enables an etching process smooth when forming the conductive layer line using a self-aligned damascene process. CONSTITUTION: A method for forming a conductive layer line includes the steps of: forming a first inter level insulation film pattern(200') having a contact hole on a first conductive layer(100) on a semiconductor substrate; depositing a second inter level insulation film(500) on the first inter level insulation film pattern so that void is formed in a contact hole; forming a mask pattern revealing a selected region on the second inter level insulation film; revealing a part of the first conductive layer through an etched region and the contact hole by etching the second inter level insulation film with the mask pattern as an etch mask; and forming a second conductive layer(900) in the etched region and the contact hole.
Abstract translation: 目的：提供一种用于形成半导体器件的导电层线的方法，其能够在使用自对准镶嵌工艺形成导电层线时使蚀刻工艺平滑。 构成：形成导电层线的方法包括以下步骤：在半导体衬底上的第一导电层（100）上形成具有接触孔的第一层间绝缘膜图案（200'）; 在第一层间绝缘膜图案上沉积第二层间绝缘膜（500），使得在接触孔中形成空隙; 形成露出所述第二层间绝缘膜上的选定区域的掩模图案; 通过蚀刻区域露出第一导电层的一部分，并通过用掩模图案蚀刻第二层间绝缘膜作为蚀刻掩模来接触接触孔; 以及在所述蚀刻区域和所述接触孔中形成第二导电层（900）。
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