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公开(公告)号：KR1020100091334A
公开(公告)日：2010-08-19
申请号：KR1020090010474
申请日：2009-02-10
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1078 , G11C5/06 , G11C7/1084 , G11C11/4093 , G11C2207/105
Abstract: PURPOSE: A data module is provided to minimize power consumption of a data processing device by blocking a leakage current flowing to a ground through a pull-up resistor of an on-die termination circuit. CONSTITUTION: An on-die termination circuit is mounted on a semiconductor memory device. A pull-up resistor and a pull-down resistor are connected between pull-up transistors(TU1-TU3) and pull-down transistors(TD1-TD3). A data masking pad(10) is installed on a tap region of a module board. A current leakage monitoring unit(30) receives the ground state signal of the data masking pad and a bit composition signal of the semiconductor memory device in an on-die termination enable mode. The current leakage monitoring unit blocks a current between the data making pad and the pull-up resistor of the on-die termination circuit by disabling the pull-up transistor.
Abstract translation: 目的：提供数据模块，通过阻止通过片上终端电路的上拉电阻流向地的漏电流来最小化数据处理设备的功耗。 构成：在半导体存储器件上安装一个片上终端电路。 上拉电阻和下拉电阻连接在上拉晶体管（TU1-TU3）和下拉晶体管（TD1-TD3）之间。 数据屏蔽垫（10）安装在模块板的抽头区域上。 电流泄漏监测单元（30）在片上终止使能模式下接收数据屏蔽焊盘的基态信号和半导体存储器件的位合成信号。 电流泄漏监测单元通过禁用上拉晶体管来阻止数据制造焊盘和片上终端电路的上拉电阻之间的电流。
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公开(公告)号：KR1020100063202A
公开(公告)日：2010-06-11
申请号：KR1020080121604
申请日：2008-12-03
Applicant: 삼성전자주식회사
CPC classification number: G11C5/02 , G11C5/06 , G11C7/10 , G11C2207/105
Abstract: PURPOSE: A memory module and a memory system thereof are provided to reduce the capacitive load of a data bus by transmitting and receiving data through at least one memory device from a memory controller. CONSTITUTION: A memory controller(180) transmits write data and command/address signal. A memory module receives write data through data ports. The memory module(100) receives a command address signal through a command/address port. Memory devices(110) of a first set are connected to each data port and the command/address port. Memory devices(120) of a second set receives corresponding write data through the memory device.
Abstract translation: 目的：提供存储器模块及其存储器系统，以通过从存储器控制器通过至少一个存储器装置发送和接收数据来减小数据总线的容性负载。 构成：存储器控制器（180）发送写入数据和命令/地址信号。 内存模块通过数据端口接收写入数据。 存储器模块（100）通过命令/地址端口接收命令地址信号。 第一组的存储设备（110）连接到每个数据端口和命令/地址端口。 第二组的存储器件（120）通过存储器件接收相应的写入数据。
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公开(公告)号：KR1020070077939A
公开(公告)日：2007-07-30
申请号：KR1020060007852
申请日：2006-01-25
Applicant: 삼성전자주식회사
CPC classification number: G11C29/02 , G11C5/04 , G11C29/025 , H05K1/0268 , H05K1/181
Abstract: A semiconductor memory module and a semiconductor memory device are provided to perform the test of the memory module easily by enabling to perform an individual signal line short-circuit test for plural semiconductor memory devices without an additional test dedicated pin or an algorithm for test mode entry. A semiconductor memory module comprises a plurality of semiconductor memory devices and a circuit board. The plurality of semiconductor memory devices are installed on the circuit board, and a plurality of first signal lines connected to the semiconductor memory devices in common and a plurality of second signal lines connected to the semiconductor memory devices respectively are arranged on the circuit board. Each of the semiconductor memory devices includes first ports receiving first signals applied from the first signal lines, a second port receiving an enable signal during a test, a signal transmission part transmitting the first signals through the first ports in response to the enable signals, and third ports outputting the first signals transmitted from the signal transmission part and connected to the second signal lines.
Abstract translation: 提供半导体存储器模块和半导体存储器件，以便通过使得能够对多个半导体存储器件执行单独的信号线短路测试来容易地执行存储器模块的测试，而无需附加测试专用引脚或用于测试模式输入的算法 。 半导体存储器模块包括多个半导体存储器件和电路板。 多个半导体存储器件安装在电路板上，并且分别连接到半导体存储器件的多个第一信号线和连接到半导体存储器件的多个第二信号线布置在电路板上。 每个半导体存储器件包括接收从第一信号线施加的第一信号的第一端口，在测试期间接收使能信号的第二端口，响应于使能信号通过第一端口传输第一信号的信号传输部分，以及 第三端口输出从信号传输部分发送并连接到第二信号线的第一信号。
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公开(公告)号：KR1020060107092A
公开(公告)日：2006-10-13
申请号：KR1020050029093
申请日：2005-04-07
Applicant: 삼성전자주식회사
Abstract: 메모리 모듈의 테스트 장치가 제공된다. 메모리 모듈의 테스트 장치는 피테스트 메모리 모듈의 정보가 저장된 제1 메모리부를 구비하는 피테스트 메모리 모듈이 장착되는 테스트 슬롯, 칩셋에서 인식 가능한 메모리 모듈에 관한 정보가 저장된 제2 메모리부, 구동 신호를 제1 및 제2 메모리부에 선택적으로 전달하는 제1 스위칭부를 포함한다.
메모리 모듈, 테스트, SPD, DIMM, SODIMM-
公开(公告)号：KR100585158B1
公开(公告)日：2006-05-30
申请号：KR1020040073120
申请日：2004-09-13
Applicant: 삼성전자주식회사
CPC classification number: G11C5/04
Abstract: ECC 메모리 모듈이 개시된다. 본 발명에 따른 ECC 메모리 모듈은 ECC 메모리 모듈을 구성하는 메모리 소자 중 일부와 패리티 비트를 저장하기 위한 소자들을 2배의 덴시티와 2배의 비트 구성을 가지는 메모리 소자를 이용하여 통합 구성하여 실장한다. 본 발명에 다른 ECC 메모리 모듈은 ECC 기능 구현을 위해 추가되는 메모리 소자로 인한 실장 면적 증가, 신호선 로딩 증가, 비대칭 신호선 토폴로지로 인해 발생하는 신호 충실도 감소 등을 해결할 수 있다.
ECC 메모리 모듈, 비대칭 토폴로지-
Patent Agency Ranking
公开(公告)号：KR1020040098357A
公开(公告)日：2004-11-20
申请号：KR1020030030680
申请日：2003-05-14
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: PURPOSE: A test system of a semiconductor device is provided to perform a bump test even in a transition section of supply voltage. CONSTITUTION: A test system of a semiconductor device includes DUT performance board, an inner power circuit, an ALPG(ALgorithmic Pattern Generator), and an outer power circuit. The DUT performance board(40) loads a test object DUT. The inner power circuit(10) is used for supplying the first supply voltage to the DUT performance board. The ALPG(20) is used for transmitting a test signal to the DUT performance board and outputting a micom control signal. The outer power circuit(30) is used for receiving the micom control signal and supplying the second supply voltage to the DUT performance board. The second supply voltage is variable.
Abstract translation: 目的：提供一种半导体器件的测试系统，即使在电源电压的过渡部分也执行凸点测试。 构成：半导体器件的测试系统包括DUT性能板，内部电源电路，ALPG（算法模式发生器）和外部电源电路。 DUT性能板（40）加载测试对象DUT。 内部电源电路（10）用于将第一电源电压提供给DUT性能板。 ALPG（20）用于将测试信号发送到DUT性能板并输出微控制信号。 外部电源电路（30）用于接收微控制信号并将第二电源电压提供给DUT性能板。 第二个电源电压是可变的。
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公开(公告)号：KR1019990060192A
公开(公告)日：1999-07-26
申请号：KR1019970080414
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 반도체 모듈의 반사 특성을 검사하기 위한 더터 보드에 관한 것으로서, 본 발명은 복수의 반도체 제품이 실장된 모듈이 전기적으로 연결되는 소켓과; 상기 소켓에 삽입되어 전기적으로 연결되며, 검사 장치와 전기적으로 연결되는 회로 패턴을 구비하며; 상기 회로 패턴은 복수개의 병렬 스위치 회로로 구성되어 있는 더터 보드를 제공한다. 본 발명에 따르면, 복수의 병렬 스위치 회로를 통하여 모듈에 전파 길이가 다양한 신호를 입력시키거나 중첩된 신호를 입력시킴으로써 종래의 로드 보드를 사용하더라도 다양한 가변적인 검사 환경을 제공할 수 있는 이점이 있다.
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公开(公告)号：KR101626468B1
公开(公告)日：2016-06-02
申请号：KR1020090010474
申请日：2009-02-10
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1078 , G11C5/06 , G11C7/1084 , G11C11/4093 , G11C2207/105
Abstract: 누설전류차단기능을갖는데이터처리장치의메모리모듈이개시된다. 그러한데이터처리장치의메모리모듈은, 반도체메모리장치에탑재되며풀업및 풀다운저항이풀업및 풀다운트랜지스터사이에연결된온다이터미네이션회로와; 모듈보오드의탭 영역에설치되는데이터마스킹패드와; 온다이터미네이션인에이블모드에서, 상기데이터마스킹패드의그라운드상태신호와상기반도체메모리장치의비트편제신호를수신하여상기풀업트랜지스터를디세이블함에의해상기온다이터미네이션회로의풀업저항과상기데이터마스킹패드사이의전류패쓰가차단되도록하는전류누설감시부를구비함에의해, 데이터마스킹기능을사용하지않는메모리모듈동작모드의경우에온 다이터미네이션회로의풀업저항을통해그라운드로흐르는누설전류를원천적으로차단하는효과가있다. 따라서, 데이터처리장치의소비전력이최소화또는줄어들어대용량서버등과같은시스템에보다적합하게이용된다.
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公开(公告)号：KR1020140021419A
公开(公告)日：2014-02-20
申请号：KR1020120087948
申请日：2012-08-10
Applicant: 삼성전자주식회사
CPC classification number: G01R31/02 , G01R31/01 , G01R31/26 , G01R31/27 , G06F13/28 , G06F17/5054 , G11C5/04 , G11C7/1012 , G11C7/1021 , G11C7/1036 , G11C7/1069 , G11C7/1078 , G11C7/1096 , G11C11/406 , G11C11/4096 , G11C29/02 , G11C29/1201 , G11C29/14 , G11C2029/0401 , G11C2029/4002 , H03M7/40 , H03M13/00
Abstract: A memory module according to the present invention comprises a plurality of semiconductor memory devices. Each of the semiconductor memory devices includes: a memory cell array including a plurality of memory cells disposed in an area in which a plurality of bit lines and a plurality of word lines cross each other; and a data input/output circuit configured to receive data input from the outside, output the received data to the memory cell array, receive data read from the memory cell array, and output the read data to the outside, wherein the data input from the outside includes data information corresponding to the data, and the data input/output circuit outputs data corresponding to predetermined bit values in the order of a plurality of input/output lines, based on the bit values included in the data information. [Reference numerals] (110) Memory cell array; (120) Row decoder; (130) Sense amplifier; (140) Column decoder; (150) Refresh control circuit; (160) Command decoder; (180) Address buffer; (190) Data input/output circuit
Abstract translation: 根据本发明的存储器模块包括多个半导体存储器件。 每个半导体存储器件包括：存储单元阵列，包括设置在多个位线和多个字线交叉的区域中的多个存储单元; 以及数据输入/输出电路，被配置为接收从外部输入的数据，将接收到的数据输出到存储单元阵列，接收从存储单元阵列读取的数据，并将读取的数据输出到外部，其中从 外部包括对应于数据的数据信息，并且数据输入/输出电路基于包括在数据信息中的比特值，输出与多个输入/输出线的顺序对应的预定比特值的数据。 （附图标记）（110）存储单元阵列; （120）行解码器; （130）感应放大器; （140）列解码器; （150）刷新控制电路; （160）命令解码器; （180）地址缓冲区; （190）数据输入/输出电路
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公开(公告)号：KR100631922B1
公开(公告)日：2006-10-04
申请号：KR1020040011779
申请日：2004-02-23
Applicant: 삼성전자주식회사
IPC: H05K3/46
CPC classification number: H05K3/4641 , H01L2924/0002 , H05K2201/0352 , H05K2201/09736 , H01L2924/00
Abstract: 개선된 열 확산 성능을 갖는 다층 회로 보오드가 나타나 있다. 절연층들과 배선 도전층들이 교대로 적층된 다층 회로 보오드 구조에 있어서, 상기 배선 도전층들은; 회로소자들이 탑재되는 주 표면을 갖는 상부 배선 도전층과, 상기 상부 배선 도전층에 대향되어 하부 표면층을 이루는 하부 배선 도전층과, 상기 상부 배선 도전층과 상기 하부 배선 도전층간에 상기 절연층들의 일부를 개재하여 위치되며 설정된 두께를 갖는 내부 파워 도전층과, 상기 내부 파워 도전층과 상기 하부 배선 도전층간에 상기 절연층들의 또 다른 일부를 개재하여 위치되며 상기 내부 파워 도전층의 두께 보다 얇은 두께를 갖는 내부 신호라우팅 도전층을 구비함에 의해, 열확산 성능이 종래의 구조에 비해 대폭적으로 개선되어, 열 확산기의 부품 사이즈를 최소화 또는 줄이거나, 열 확산기의 탑재를 생략할 수 있는 효과가 있다.
인쇄회로기판, 열 확산, 열 전도, 다층 회로 보오드, 내층 두께
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