-
公开(公告)号：KR1020150005198A
公开(公告)日：2015-01-14
申请号：KR1020130078716
申请日：2013-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L29/78 , H01L21/336
CPC classification number: H01L27/10897 , H01L21/265 , H01L21/28158 , H01L27/10814 , H01L27/10823 , H01L27/10894 , H01L29/0649 , H01L29/4236 , H01L21/76831 , H01L21/823885 , H01L21/823892 , H01L29/42356 , H01L29/7802
Abstract: 본 발명에 따른 반도체 소자는, 제1 영역, 상기 제1 영역과 제1 방향으로 대향하는 제2 영역 및 상기 제1 및 제2 영역 사이에 분리용 트렌치가 형성된 기판이 마련된다. 상기 분리용 트렌치 내부에 구비되고, 소자 분리 영역으로 제공되는 절연 패턴이 구비된다. 상기 절연 패턴 내부에 매립되고, 상기 분리용 트렌치 양측으로 돌출되는 기판의 상부 주표면 보다 낮은 상부면을 갖고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 매립 도전 패턴이 구비된다. 상기 기판 표면 및 절연 패턴 상에는 제1 게이트 절연막이 구비된다. 상기 제1 게이트 절연막 상에는, 상기 제1 영역, 소자 분리 영역 및 제2 영역의 상부면을 따라 제1 방향으로 연장되는 공통 게이트 패턴이 구비된다. 상기 공통 게이트 패턴 양 측의 제1 영역 및 제2 영역에는 각각 소오스/드레인 영역들이 구비된다. 상기 반도체 소자는 우수한 동작 특성을 가질 수 있다.
Abstract translation: 在根据本发明的半导体元件中，提供了具有第一区域，在第一方向上面向第一区域的第二区域和在第一和第二区域之间的分离沟槽的衬底。 绝缘图案设置在分离沟槽中并且设置在元件分离区域中。 嵌入的导电图案被嵌入在绝缘图案内部，并且具有比在分离沟槽的两侧突出的基板的上主表面低的上表面，其中嵌入的导电图案在垂直于第二方向上延伸 到第一个方向。 在基板表面和绝缘图案上设置第一栅极绝缘膜。 在第一栅极绝缘膜上设置有沿着第一区域的上表面沿第一方向延伸的共用栅极图案，元件分离区域和第二区域。 源极和漏极区分别设置在公共栅极图案的两侧的第一和第二区域中。 半导体元件可以具有优异的操作特性。
-
公开(公告)号：KR100735023B1
公开(公告)日：2007-07-03
申请号：KR1020050107073
申请日：2005-11-09
Applicant: 삼성전자주식회사
Inventor： 허기재
IPC: H01L21/82
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 퓨즈를 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 상에 배치되는 퓨즈 도전 패턴 및 상기 퓨즈 도전 패턴 상에 배치되는 퓨즈 캐핑 패턴을 포함하는 퓨즈 패턴을 구비한다. 상기 퓨즈 패턴을 덮는 상부절연막이 배치된다. 상기 상부절연막을 관통하여 상기 퓨즈 패턴의 상부면 및 측벽들을 노출시키는 퓨즈창이 제공된다. 상기 퓨즈창은 상기 퓨즈 패턴을 관통하지 않는다. 상기 퓨즈창에 의해 노출된 상기 퓨즈 패턴의 측벽들 및 상기 퓨즈창의 측벽들 상에 퓨즈 스페이서 및 퓨즈창 스페이서가 각각 배치된다. 상기 퓨즈를 갖는 반도체소자의 제조방법 또한 제공된다.
-
公开(公告)号：KR1020070049841A
公开(公告)日：2007-05-14
申请号：KR1020050107073
申请日：2005-11-09
Applicant: 삼성전자주식회사
Inventor： 허기재
IPC: H01L21/82
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 퓨즈를 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 상에 배치되는 퓨즈 도전 패턴 및 상기 퓨즈 도전 패턴 상에 배치되는 퓨즈 캐핑 패턴을 포함하는 퓨즈 패턴을 구비한다. 상기 퓨즈 패턴을 덮는 상부절연막이 배치된다. 상기 상부절연막을 관통하여 상기 퓨즈 패턴을 노출시키는 퓨즈창이 제공된다. 상기 퓨즈창에 의해 노출된 상기 퓨즈 패턴의 측벽들 및 상기 퓨즈창의 측벽들 상에 퓨즈 스페이서 및 퓨즈창 스페이서가 각각 배치된다. 상기 퓨즈를 갖는 반도체소자의 제조방법 또한 제공된다.
-
公开(公告)号：KR1020060060282A
公开(公告)日：2006-06-05
申请号：KR1020040099221
申请日：2004-11-30
Applicant: 삼성전자주식회사
Inventor： 허기재
IPC: H01L21/335
Abstract: 셀 영역과 더미 패턴 영역을 포함하는 반도체 메모리 소자 및 그 제조 방법에서, 반도체 메모리 소자는, 게이트용 리세스들이 구비되는 셀 영역과, 복수개의 트렌치들이 구비된 더미 패턴 영역과, 상기 게이트 리세스 및 트렌치들 상에 형성된 게이트 절연막과, 상기 게이트 리세스 상에 형성된 게이트 패턴 및 상기 복수개의 트렌치들 상에 형성된 더미 게이트 패턴으로 구성된다. 상기한 반도체 메모리 소자는 더미패턴영역의 트렌치 형성 불량이 최소화됨으로서 신뢰성을 향상시킬 수 있다.
-
公开(公告)号：KR100576359B1
公开(公告)日：2006-05-03
申请号：KR1020030087772
申请日：2003-12-04
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66659 , H01L27/10814 , H01L27/10855 , H01L27/10873 , H01L27/10888 , H01L29/7835
Abstract: 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들은 서로 비대칭을 이루는 확산 소오스 영역 및 드레인 영역을 사용하여 트랜지스터를 형성해서 인접한 커패시터의 특성을 향상시킨다. 이를 위해서, 상기 장치들 및 그 제조방법들은 채널 이온영역을 갖는 반도체 기판의 활성영역 상에 게이트 패턴을 형성하고, 그 패턴을 덮는 패드 층간절연막을 형성하는 것을 포함한다. 상기 패드 층간절연막을 관통해서 게이트 패턴의 양 측부들에 소오스 및 드레인 패드들이 배치되는데, 상기 소오스 및 드레인 패드들은 그들의 불순물들을 반도체 기판으로 확산시켜서 확산 소오스 및 확산 드레인 영역들을 형성한다. 상기 소오스 및 드레인 패드들을 갖는 반도체 기판 상에 패턴 및 매립 층간절연막들을 차례로 덮고, 그 층간절연막들을 관통해서 드레인 패드를 노출시키는 매립 콘택홀이 형성된다. 상기 매립 콘택홀을 통해서 드레인 패드에 이온주입 공정을 실시하고, 상기 매립 콘택홀을 채우는 드레인 패턴 및 그 패턴을 덮는 확산 층간절연막을 형성한다. 이때에, 상기 드레인 패턴 및 확산 층간절연막을 형성하는 동안 드레인 패드에 주입된 이온들은 확산 드레인 영역으로 확산되어서 드레인 영역을 형성한다. 이로써, 상기 확산 소오스 및 드레인 영역들을 갖는 반도체 장치들은 그 영역들을 사용해서 커패시터의 전기적 특성을 향상시킬 수 있다.
확산 소오스 영역, 소오스 영역, 확산 드레인 영역, 드레인 영역, 커패시터, 채널영역.-
Patent Agency Ranking
公开(公告)号：KR100506816B1
公开(公告)日：2005-08-09
申请号：KR1020030000533
申请日：2003-01-06
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10852 , H01L27/10817 , H01L27/10885 , H01L28/91
Abstract: 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한 방법이 개시되어 있다. 제1콘택홀을 갖는 제1절연막 패턴을 형성한 후, 상기 콘택홀 내에 하부 전극용 콘택 플러그를 형성하고, 상기 제1절연막 패턴 및 상기 콘택 플러그 상에 상기 제1절연막 패턴의 제1식각비보다 높은 제2식각비를 갖는 제2절연막을 형성한다. 그리고, 상기 제2절연막을 식각하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 갖는 제2절연막 패턴을 형성한다. 이때, 상기 제1식각비와 제2식각비에 의해 상기 콘택 플러그 주변의 제1절연막 패턴이 식각되는 것이 다소 완화된다. 그리고, 상기 제2콘택홀의 측벽 및 저면에 상기 하부 전극용 도전성 박막을 연속적으로 형성한후, 상기 제2절연막 패턴을 제거하는 단계를 포함한다. 그리고, 상기 도전성 박막을 형성하기 이전에 보호막을 형성할 수도 있다. 또한, 상기 도전성 박막을 형성한 상태에서는 상기 도전성 박막을 금속 배선으로도 적용할 수 있다.
-
公开(公告)号：KR102222538B1
公开(公告)日：2021-03-05
申请号：KR1020170045150
申请日：2017-04-07
Applicant: 삼성전자주식회사
IPC: H01L27/092 , H01L21/8238
Abstract: 반도체장치가제공된다. 상기반도체장치는기판상에제1 방향으로연장되고, 상기제1 방향과교차하는제2 방향으로서로이격되는제1 및제2 액티브영역으로서, 상기제1 및제2 액티브영역은상기제2 방향으로서로완전히오버랩되도록배열된제1 및제2 액티브영역, 상기기판상에상기제1 방향으로연장되고, 상기제1 액티브영역과상기제2 방향으로이격되는제3 액티브영역으로서, 상기제1 액티브영역은상기제2 방향으로상기제2 및제3 액티브영역사이에위치하고, 상기제1 및제3 액티브영역은상기제2 방향으로일부분만오버랩되도록배열된제3 액티브영역, 상기제1 내지제3 액티브영역을정의하는소자분리막으로서, 상기소자분리막은제1 및제2 액티브영역사이에위치하는제1 소자분리막과, 상기제2 및제3 액티브영역사이에위치하는제2 소자분리막을포함하고, 상기제1 소자분리막의상기제2 방향의폭은상기제2 소자분리막의상기제2 방향의폭보다작은소자분리막및 상기제1 내지제3 액티브영역상에형성되고, 상기제2 방향으로연장되는게이트구조체를포함한다.
-
公开(公告)号：KR102134139B1
公开(公告)日：2020-07-17
申请号：KR1020130157444
申请日：2013-12-17
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/78 , H01L21/336 , H01L27/088
-
公开(公告)号：KR102030437B1
公开(公告)日：2019-10-10
申请号：KR1020130078716
申请日：2013-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L29/78 , H01L21/336
-
公开(公告)号：KR1020150097946A
公开(公告)日：2015-08-27
申请号：KR1020140018839
申请日：2014-02-19
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/265
CPC classification number: H01L21/26506 , H01L21/324 , H01L29/4236 , H01L29/6656 , H01L29/66575 , H01L29/78
Abstract: 반도체 소자의 제조 방법에 있어서, 반도체를 포함하는 기판 상에 게이트 구조물을 형성한다. 이온주입 공정을 수행하여, 상기 게이트 구조물에 의해서 노출된 기판 상부에 상기 기판을 구성하는 물질과 동일한 물질을 주입하여 확장된 부피를 갖는 이온주입 영역들을 형성한다.
Abstract translation: 半导体器件的制造方法在具有半导体的衬底上形成栅极结构。 本发明进行离子注入工艺，将与形成衬底的物质相同的物质注入由栅极结构暴露的衬底的上部，以形成具有膨胀体积的离子注入区域。
-
-
-
-
-
-
-
-
-
Search Results
24
records
(took 0.037 seconds)
