公开(公告)号：KR101739939B1

公开(公告)日：2017-05-26

申请号：KR1020110023537

申请日：2011-03-16

Applicant: 삼성전자주식회사

Inventor： 김지황 ,  윤선필 ,  김상원 ,  최광철 ,  민태홍

IPC: H01L21/768 ,  H01L21/56 ,  H01L23/48 ,  H01L23/31 ,  H01L23/498

CPC classification number: H01L21/76898 ,  H01L21/563 ,  H01L21/768 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/36 ,  H01L23/481 ,  H01L23/49816 ,  H01L2224/02372 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/00 ,  H01L2224/05552

Abstract: 본발명은관통비아를포함하는반도체장치및 이의제조방법을제공한다. 이반도체장치는, 기판과관통비아사이에개재되며리세스된표면을가지는절연막라이너상에위치하며상기기판을덮는오염방지막을포함하므로써, 기판이구리이온등에의해오염되는것을방지할수 있고이로인한누설전류발생등을방지할수 있다. 이로써신뢰성을향상시킬수 있다.

Abstract translation: 本发明提供了一种包括通孔的半导体器件及其制造方法。 离子导体装置包括设置在介于基板和通孔之间的绝缘膜衬垫上并且具有凹陷表面并覆盖基板从而可防止基板被铜离子等污染的污染防止膜， 目前的这一代等可以被防止。 这可以提高可靠性。

公开(公告)号：KR101719636B1

公开(公告)日：2017-04-05

申请号：KR1020110008990

申请日：2011-01-28

Applicant: 삼성전자주식회사

Inventor： 이충선 ,  윤선필 ,  송현정 ,  김정환 ,  민태홍

IPC: H01L23/31 ,  H01L21/56 ,  H01L25/065 ,  H01L25/10 ,  H01L25/07

CPC classification number: H01L25/0657 ,  H01L21/563 ,  H01L23/3128 ,  H01L23/3135 ,  H01L24/13 ,  H01L24/16 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0655 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/16265 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45139 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06586 ,  H01L2225/06589 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1094 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/18161 ,  H01L2924/3511 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05552 ,  H01L2224/81 ,  H01L2224/83

Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는제1 반도체기판을포함하는제1 반도체칩, 상기제1 반도체칩 하부에배치된제2 반도체기판, 상기제1 반도체칩의측벽을덮는언더필부, 및상기언더필부의측벽을덮으며, 상기언더필부에의해상기제1 반도체칩으로부터이격되어있는몰딩부를포함한다.

Abstract translation: 提供了一种半导体器件及其制造方法。 该半导体器件包括：第一半导体芯片，包括第一半导体衬底，设置在第一半导体芯片下方的第二半导体衬底，覆盖第一半导体芯片的侧壁的底部填充部分， 以及通过底部填充部分与第一半导体芯片间隔开的模制部分。

公开(公告)号：KR101683814B1

公开(公告)日：2016-12-08

申请号：KR1020100072049

申请日：2010-07-26

Applicant: 삼성전자주식회사

Inventor： 이고은 ,  조태제 ,  강운병 ,  류성민 ,  김정환 ,  민태홍

IPC: H01L23/48 ,  H01L23/045 ,  H01L23/00 ,  H01L25/065 ,  H01L23/498

CPC classification number: H01L23/481 ,  H01L23/49816 ,  H01L23/49855 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/73265 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 본발명은관통전극을포함하는반도체장치에관한것이다. 본발명의반도체장치의일례에따르면, 반도체장치는메모리제어회로, 메모리제어회로와연결된제 1 관통전극및 메모리제어회로와절연된제 2 관통전극을구비하는로직칩과, 로직칩에적층된메모리칩을포함한다.

Abstract translation: 半导体装置包括基底基板和布置在基底基板上的逻辑芯片。 逻辑芯片包括存储器控制电路，第一通孔硅通孔和第二硅通孔。 存储器控制电路设置在逻辑芯片的基板的第一表面上，并且存储芯片设置在逻辑芯片的基板的第二表面上。 第一通孔硅通过电连接存储器控制电路和存储器芯片，第二通孔硅通孔电连接到存储器芯片，并被配置为向存储器芯片发送功率，第二通孔硅通孔与逻辑电绝缘 芯片，并且逻辑芯片的基板的第一表面面向基底。

公开(公告)号：KR1020140018745A

公开(公告)日：2014-02-13

申请号：KR1020120085396

申请日：2012-08-03

Applicant: 삼성전자주식회사

Inventor： 김지황 ,  민태홍 ,  조차제 ,  조태제 ,  지영근 ,  최윤석

IPC: H01L23/48

CPC classification number: H01L21/50 ,  H01L21/56 ,  H01L21/561 ,  H01L21/568 ,  H01L21/76898 ,  H01L23/291 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/3171 ,  H01L23/3192 ,  H01L24/05 ,  H01L24/13 ,  H01L24/17 ,  H01L24/81 ,  H01L24/92 ,  H01L24/96 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/02372 ,  H01L2224/0401 ,  H01L2224/05025 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/05568 ,  H01L2224/0557 ,  H01L2224/13022 ,  H01L2224/13023 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/16146 ,  H01L2224/16148 ,  H01L2224/16225 ,  H01L2224/16237 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81005 ,  H01L2224/81191 ,  H01L2224/83005 ,  H01L2224/83102 ,  H01L2224/9202 ,  H01L2224/96 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2924/1461 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2224/16145 ,  H01L2224/83 ,  H01L2224/81 ,  H01L2924/00

Abstract: A semiconductor package, a manufacturing method thereof, and a semiconductor package structure are provided. The method for manufacturing the semiconductor package comprises a step for preparing a parent substrate including a plurality of package board units which is separated to each other; a step for mounting a first chip including one or more penetration-via electrodes on each package board unit and covering the penetration-via electrodes by the back sides of first chips; a step for forming a first mold film on the parent substrate having the first chips; a step for flattening the first mold film and exposing the back sides of the first chips; a step for thinly making the first chips by etching the back sides of the first chips and exposing the back sides of the penetration-via electrodes; a step for forming a passivation film on the first mold film, the back sides of the first chips, and the back sides of the penetration-via electrodes; and a step for exposing the back sides of the penetration-via electrodes by selectively removing the passivation film on the back sides of the penetration-via electrodes.

Abstract translation: 提供半导体封装，其制造方法和半导体封装结构。 制造半导体封装的方法包括：制备包括彼此分离的多个封装板单元的母基板的步骤; 将包括一个或多个穿通电极的第一芯片安装在每个封装板单元上并通过第一芯片的背面覆盖穿透通孔电极的步骤; 在具有第一芯片的母基板上形成第一模具膜的步骤; 用于使第一模具膜变平并暴露第一芯片的背面的步骤; 通过蚀刻第一芯片的背面并暴露穿透通孔电极的背面来薄化制造第一芯片的步骤; 在第一模具膜上形成钝化膜的步骤，第一芯片的背面和穿透通孔电极的背面; 以及通过选择性地去除穿透通孔电极的背侧上的钝化膜来暴露穿透通孔电极的背面的步骤。

公开(公告)号：KR1020120100299A

公开(公告)日：2012-09-12

申请号：KR1020110019099

申请日：2011-03-03

Applicant: 삼성전자주식회사

Inventor： 지영근 ,  황지환 ,  최광철 ,  김정환 ,  민태홍

IPC: H01L23/48 ,  H01L21/60

CPC classification number: B23K35/262 ,  B23K35/3013 ,  B23K35/3033 ,  H01L23/3128 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/05571 ,  H01L2224/05611 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05664 ,  H01L2224/05671 ,  H01L2224/13082 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16503 ,  H01L2224/81097 ,  H01L2224/81193 ,  H01L2224/81815 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01327 ,  H01L2924/15787 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00 ,  H01L2224/05552

Abstract: PURPOSE: A semiconductor package equipped with a connecting member is provided to prevent the destruction of the connecting member by controlling a content ratio of gold of the connecting member which electrically interlinks a base substrate and a semiconductor chip, or semiconductor chips. CONSTITUTION: A bottom pad(13) is placed on the bottom(11) of a base substrate(10). A first semiconductor chip(20) is placed on the base substrate. The first semiconductor chip is sealed by a molding member(50). A first connecting member(30) provides an electrical connecting path between the base substrate and the first semiconductor chip. The first connecting member comprises a bottom pillar(32), a top pillar(34), and a first junction portion(36). The first junction portion has a first gold content ratio. A range of the first gold content ratio is 0.001at% to 24.3at%.

Abstract translation: 目的：提供一种配备有连接构件的半导体封装，通过控制连接构件的与金属基底基板和半导体芯片或半导体芯片电连接的金的含量比来防止连接构件的破坏。 构成：将底垫（13）放置在基底（10）的底部（11）上。 第一半导体芯片（20）被放置在基底基板上。 第一半导体芯片由模制构件（50）密封。 第一连接构件（30）提供在基底基板和第一半导体芯片之间的电连接路径。 第一连接构件包括底柱（32），顶柱（34）和第一接合部分（36）。 第一接合部分具有第一金含量比。 第一金含量范围为0.001at％至24.3at％。

公开(公告)号：KR1020120060665A

公开(公告)日：2012-06-12

申请号：KR1020100122280

申请日：2010-12-02

Applicant: 삼성전자주식회사

Inventor： 진정기 ,  임윤혁 ,  이충선 ,  김정환 ,  민태홍

IPC: H01L23/28 ,  H01L23/12

CPC classification number: H01L23/3128 ,  H01L21/561 ,  H01L21/563 ,  H01L21/565 ,  H01L23/3135 ,  H01L23/3142 ,  H01L23/42 ,  H01L23/4334 ,  H01L23/481 ,  H01L23/49827 ,  H01L23/552 ,  H01L24/05 ,  H01L24/16 ,  H01L24/29 ,  H01L24/30 ,  H01L24/73 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L2221/6834 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/2929 ,  H01L2224/293 ,  H01L2224/30519 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/1435 ,  H01L2924/15311 ,  H01L2924/00 ,  H01L2224/05552

Abstract: PURPOSE: A semiconductor package is provided to improve adhesion between a first molding unit and a second molding unit by arranging an adhesion unit between the first molding unit and the second molding unit. CONSTITUTION: A module board(20) is electrically connected to a semiconductor package(10). A first connection pattern(150) is arranged between a circuit board(140) and the module board. A connection substrate(108) includes a semiconductor substrate(100) and an interlayer insulation layer(102). A second connection pattern(110) electrically connects the circuit board and the connection substrate. A third connection pattern(132) electrically connects a semiconductor chip(130) and the connection substrate.

Abstract translation: 目的：提供半导体封装以通过在第一模塑单元和第二模塑单元之间布置粘合单元来改善第一模塑单元和第二模塑单元之间的粘附。 构成：模块板（20）电连接到半导体封装（10）。 第一连接图案（150）布置在电路板（140）和模块板之间。 连接衬底（108）包括半导体衬底（100）和层间绝缘层（102）。 第二连接图案（110）电连接电路板和连接基板。 第三连接图案（132）电连接半导体芯片（130）和连接基板。

公开(公告)号：KR1020120037259A

公开(公告)日：2012-04-19

申请号：KR1020100098908

申请日：2010-10-11

Applicant: 삼성전자주식회사

Inventor： 조영상 ,  임소영 ,  민태홍 ,  최기원

IPC: H01L31/042

CPC classification number: H01L31/0512 ,  H01L31/0201 ,  H01L31/048 ,  H01L31/0504 ,  H01L31/0508 ,  Y02E10/50

Abstract: PURPOSE: A solar cell module and a manufacturing method thereof are provided to thinly manufacture the solar cell module by forming a transparency electrode wire on a transparent substrate without a separate printed circuit board. CONSTITUTION: A transparency electrode wire(200) is formed on a transparent substrate(100). A plurality of solar cells(300) is formed on the transparent electrode wire. A protrusion unit(310) is formed on one side of the plurality of solar cells. A transparent resin(400) is included as a shape surrounding the plurality of solar cells and the transparency electrode wire. The transparent resin protects the solar cell and the transparency electrode wire from an external shock. A concave unit is formed on the position corresponding to the protrusion unit. An anisotropic film is placed between the transparency electrode wire and the protrusion unit.

Abstract translation: 目的：提供一种太阳能电池组件及其制造方法，通过在透明基板上形成透明电极线而不用单独的印刷电路板来薄型地制造太阳能电池组件。 构成：透明电极线（200）形成在透明基板（100）上。 在透明电极线上形成多个太阳能电池（300）。 在多个太阳能电池的一侧形成有突出部（310）。 作为围绕多个太阳能电池和透明电极线的形状，包含透明树脂（400）。 透明树脂保护太阳能电池和透明电极丝免受外部冲击。 在与突出部对应的位置上形成有凹部。 在透明电极线和突出单元之间放置各向异性膜。

公开(公告)号：KR1020170097831A

公开(公告)日：2017-08-29

申请号：KR1020160019302

申请日：2016-02-18

Applicant: 삼성전자주식회사

Inventor： 박상식 ,  남걸 ,  민태홍 ,  황지환

IPC: H01L25/07 ,  H01L25/065 ,  H01L23/48 ,  H01L23/522 ,  H01L25/11 ,  H01L23/00

CPC classification number: H01L25/0657 ,  H01L23/3128 ,  H01L23/49827 ,  H01L24/17 ,  H01L24/81 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/13109 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/13117 ,  H01L2224/1312 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16113 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73104 ,  H01L2224/73204 ,  H01L2224/81203 ,  H01L2224/9211 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06548 ,  H01L2225/06565 ,  H01L2225/06568 ,  H01L2225/06586 ,  H01L2924/01058 ,  H01L2924/0665 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2224/83 ,  H01L2224/81

Abstract: 본발명의실시예에따른반도체패키지를제공한다. 반도체패키지는복수개의비아들을포함하는기판, 상기기판상의반도체칩들, 상기반도체칩들은상기기판상에순차적적층되는제 1 반도체칩, 제 2 반도체칩 및제 3 반도체칩을포함하고, 상기기판과상기제 1 반도체칩 사이및 서로인접한상기반도체칩들사이에각각배치되는비전도성층들을포함하고, 상기반도체칩들은상기기판으로부터멀리배치될수록그 너비가감소하고, 상기비전도성층들각각은, 그것의상부에위치하는상기반도체칩들중 하나의반도체칩의측면들의바깥으로돌출된확장부를가진다.

Abstract translation: 提供了根据本发明实施例的半导体封装。 一种半导体封装，包括衬底，所述衬底包括多个通孔，所述衬底上的半导体芯片，所述半导体芯片包括顺序堆叠在所述衬底上的第一半导体芯片，第二半导体芯片和第三半导体芯片， 其中每个非导电层包括设置在第一半导体芯片之间以及彼此相邻的半导体芯片之间的多个非导电层，其中随着半导体芯片远离基板设置，半导体芯片的宽度减小， 并且延伸部分突出到位于上侧的一个半导体芯片的侧表面的外侧。

公开(公告)号：KR1020140063271A

公开(公告)日：2014-05-27

申请号：KR1020120130441

申请日：2012-11-16

Applicant: 삼성전자주식회사

Inventor： 조차제 ,  김지황 ,  민태홍 ,  장태섭 ,  조태제

IPC: H01L21/768 ,  H01L23/48

CPC classification number: H01L21/50 ,  H01L21/76898 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/81 ,  H01L24/92 ,  H01L24/94 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/05644 ,  H01L2224/06181 ,  H01L2224/13 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/83191 ,  H01L2224/9202 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2924/00014 ,  H01L2924/07802 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2224/81 ,  H01L2224/03 ,  H01L2924/014 ,  H01L2224/05552

Abstract: Provided is a method of manufacturing a semiconductor device. The method includes forming a first sacrificial through via which fills a first via hole extended from the upper surface of a first substrate toward the lower surface opposite to the upper surface, bonding the first substrate onto a carrier to make the upper surface of the first substrate face the carrier, exposing the first sacrificial through via to the lower surface of the first substrate, selectively removing the first sacrificial through via, and forming a first metal through via which fills the first via hole where the first sacrificial through via is removed.

Abstract translation: 提供一种制造半导体器件的方法。 该方法包括：形成通过通孔的第一牺牲件，其填充从第一基板的上表面延伸到与上表面相对的下表面的第一通孔，将第一基板接合到载体上以使第一基板的上表面 面对载体，通过通孔将第一牺牲品暴露于第一基板的下表面，通过通孔选择性地去除第一牺牲，以及形成通过通孔的第一金属填充通过其中第一牺牲通孔被去除的第一通孔。

公开(公告)号：KR1020130137475A

公开(公告)日：2013-12-17

申请号：KR1020120061125

申请日：2012-06-07

Applicant: 삼성전자주식회사

Inventor： 민태홍 ,  조차제 ,  조태제 ,  지영근

IPC: H01L21/02 ,  H01L21/304 ,  H01L21/20

CPC classification number: H01L21/76877 ,  H01L21/68 ,  H01L21/6835 ,  H01L21/76898 ,  H01L24/03 ,  H01L24/11 ,  H01L24/81 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2221/68381 ,  H01L2224/0401 ,  H01L2224/05568 ,  H01L2224/0557 ,  H01L2224/056 ,  H01L2224/131 ,  H01L2224/16146 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2224/03 ,  H01L2224/11 ,  H01L2924/00014 ,  H01L2224/81 ,  H01L2924/014

Abstract: Disclosed are a substrate processing method and a support substrate. The substrate processing method comprises a step for providing a component substrate having an integrated circuit; a step for attaching a first upper surface of the component substrate to the support substrate; and a step for polishing a first lower surface of the component substrate. The support substrate comprises a second upper surface, a second lower surface, a second side, and a groove. The second lower surface is faced to the second upper surface. The second side connects the second upper surface and the second lower surface. The groove is separated from the second side up to a first distance; is formed between the second upper surface and the second lower surface; and blocks a crack generated in the second side. [Reference numerals] (AA) Start;(BB) End;(S10) Form integrated circuits on a first upper surface of a component substrate;(S100) Separate the component substrate and a support substrate;(S20) Form via-holes on the first upper surface of the component substrate;(S30) Form via-electrodes inside the via-holes;(S40) Connect an upper surface of the component substrate to the support substrate;(S50) Polish a first lower surface of the component substrate;(S60) Expose the via-electrodes by etching the first lower surface of the component substrate;(S70) Slantly form a first side of the component substrate;(S80) Form metal patterns on the via-electrodes;(S90) Connect upper chips to the metal patterns

Abstract translation: 公开了基板处理方法和支撑基板。 基板处理方法包括提供具有集成电路的部件基板的步骤; 用于将所述部件基板的第一上表面附着到所述支撑基板的工序; 以及用于抛光部件基板的第一下表面的步骤。 支撑基板包括第二上表面，第二下表面，第二侧面和凹槽。 第二下表面面向第二上表面。 第二侧连接第二上表面和第二下表面。 槽从第二侧分离直到第一距离; 形成在第二上表面和第二下表面之间; 并阻止在第二侧产生的裂纹。 （参考号）（AA）开始;（BB）结束;（S10）在部件基板的第一上表面上形成集成电路;（S100）分离部件基板和支撑基板;（S20） （S30）在通孔内形成通孔电极;（S40）将部件基板的上表面与支撑基板连接;（S50）将部件基板的第一下表面 （S60）通过蚀刻部件基板的第一下表面来露出通孔电极;（S70）倾斜地形成部件基板的第一面;（S80）在通孔电极上形成金属图案;（S90）将上部 芯片到金属图案