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公开(公告)号：KR1020060134473A
公开(公告)日：2006-12-28
申请号：KR1020050054167
申请日：2005-06-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/53238 , H01L21/76807 , H01L21/76846 , H01L21/76847 , H01L21/76864 , H01L21/76871 , H01L21/76877 , H01L21/76883 , H01L23/53233 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: A selective copper alloy interconnection of a semiconductor device and a method for forming the same are provided to enhance reliability of a wide interconnection and prevent resistance from increasing in a narrow interconnection by providing a first interconnection with low resistance. A selective copper alloy interconnection includes a substrate(51), a dielectric(63) formed on the substrate, a first interconnection formed in the dielectric, and a second interconnection(87) formed in the dielectric and having a larger width than the first interconnection. The first interconnection has a first pure copper pattern, and the second interconnection has a copper alloy pattern. The copper alloy pattern is an alloy layer formed of copper and an additive material.
Abstract translation: 提供半导体器件的选择性铜合金互连及其形成方法，以通过提供具有低电阻的第一互连来提高宽互连的可靠性并防止在窄互连中的电阻增加。 选择性铜合金布线包括基板（51），形成在基板上的电介质（63），形成在电介质中的第一互连件和形成在电介质中并具有比第一互连件宽的宽度的第二互连（87） 。 第一互连具有第一纯铜图案，第二互连具有铜合金图案。 铜合金图案是由铜和添加剂材料形成的合金层。
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公开(公告)号：KR1020060030685A
公开(公告)日：2006-04-11
申请号：KR1020040079543
申请日：2004-10-06
Applicant: 삼성전자주식회사
IPC: C09K3/14
Abstract: 구리 다마신 공정 후에 웨이퍼 상에 발생하는 부식을 효과적으로 억제할 수 있는 부식 억제 용액 및 이를 이용하는 씨엠피 공정을 제공한다. 상기 부식 억제 용액은 테트라졸(tetrazole) 화합물을 포함하는 부식억제제; 용매; 및 pH 조절제를 포함한다. 상기 부식 억제 용액은 구리를 포함하는 웨이퍼의 표면을 세정하는 세정 공정에 사용될 수 있다. 또한 구리막을 연마하는 CMP 공정 후에, 상기 부식 억제 용액을 이용하여 연마 패드를 컨디셔닝할 수 있다.
부식 억제-
公开(公告)号：KR100568449B1
公开(公告)日：2006-04-07
申请号：KR1020040040536
申请日：2004-06-03
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 반도체소자의 배선 형성방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 갖는 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막 상에 금속 층간절연막을 형성하고, 상기 금속 층간절연막을 패터닝하여 상기 하부배선을 노출시키는 다마신 패턴을 형성한다. 이어서, 상기 금속 층간절연막 상에 상기 다마신 패턴을 채우는 금속막을 형성하되, 상기 금속막은 상기 다마신 패턴의 상부에서 리세스 영역을 갖도록 형성된다. 상기 금속막 상에 연마 희생층을 콘포말하게 형성한다. 상기 연마 희생층을 갖는 결과물에 대한 제1 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 노출시킴과 동시에, 상기 리세스 영역의 상기 금속막 상에 잔존하는 연마 희생층 패턴을 형성한다. 이어서, 상기 연마 희생층 패턴을 연마 저지층으로 사용한 제2 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 제거한다. 상기 제2 평탄화가 수행된 결과물에 대한 제3 평탄화를 수행하여 상기 연마 희생층 패턴 및 상기 연마 희생층 패턴 하부의 상기 금속막 상부를 제거하여 상기 다마신 패턴 내에 잔존하는 금속막 패턴을 형성한다.
Abstract translation: 提供了一种形成半导体器件的布线的方法。 该方法包括在半导体衬底上形成具有较低布线的层间绝缘膜。 在层间绝缘膜上形成金属层间绝缘膜，并且图案化金属层间绝缘膜以形成暴露下层布线的镶嵌图案。 接下来，在金属层间绝缘膜上形成金属膜以填充镶嵌图案，并且金属膜被形成为在镶嵌图案的上部具有凹陷区域。 抛光牺牲层共形地形成在金属膜上。 对具有抛光牺牲层的所得产品执行第一平坦化以暴露层间绝缘膜上的金属膜并且在凹陷区域中形成保留在金属膜上的抛光牺牲层图案。 接着，进行使用研磨牺牲层图案作为抛光停止层的第二平面化以去除层间绝缘膜上的金属膜。 执行第二平面化的结果的第三平面化以去除抛光牺牲层图案和抛光牺牲层图案下方的金属膜的上部，以形成保留在镶嵌图案中的金属膜图案。
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公开(公告)号：KR100541051B1
公开(公告)日：2006-01-11
申请号：KR1020030063293
申请日：2003-09-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 소자의 배선 형성방법을 제공한다. 이 방법은 먼저, 하지층 상에 절연층을 형성한다. 상기 절연층을 패터닝하여 상기 절연층 내에 제1 트렌치 및 상기 제1 트렌치 보다 작은 폭을 갖는 제2 트렌치와 아울러서 상기 제1 트렌치 하부에 상기 하지층을 노출시키는 비아홀을 형성한다. 상기 트렌치들 및 상기 비아홀을 갖는 결과물 상에 확산 장벽층 및 제1 시드층을 콘포말하게 그리고 차례로 형성한다. 상기 제1 시드층 상에 제1 도전층을 형성하되, 상기 제1 도전층은 상기 제2 트렌치 및 상기 비아홀을 채우도록 형성되고 상기 제1 트렌치 내에서 콘포말하게 형성한 다. 이후, 상기 제1 도전층 상에 첨가물질층을 콘포말하게 형성하고, 상기 첨가물질층 상에 상기 제1 트렌치를 채우는 제2 도전층을 형성한다. 상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연속적으로 평탄화시키어 상기 절연층의 상부면을 노출시킨다. 상기 평탄화 공정이 완료된 결과물을 열처리하여 상기 제1 트렌치 및 상기 비아홀 내에 선택적으로 상기 제1 도전층, 상기 제2 도전층 및 상기 첨가물질층의 합금층을 형성한다.
SIV, 듀얼 다마신, selective alloy, Cu, AlAbstract translation: 提供了一种形成半导体器件的布线的方法。 该方法首先在底层上形成绝缘层。 将绝缘层图案化以形成用于暴露第一沟槽下方的接地层的通孔以及具有比绝缘层中的第一沟槽更小的宽度的第二沟槽。 扩散阻挡层和第一种子层共形地形成在具有沟槽和通孔的合成物上。 在第一种子层上形成第一导电层，其中第一导电层形成为填充第二沟槽和通孔并且以共形的方式形成在第一沟槽中。 之后，在第一导电层上共形地形成添加材料层，并且在添加材料层上形成第二导电层以填充第一沟槽。 第二导电层，添加材料层，第一导电层，籽晶层和扩散阻挡层被连续平坦化以暴露绝缘层的上表面。 对所得到的平坦化工艺进行热处理，以选择性地在第一沟槽和通孔中形成第一导电层，第二导电层和添加材料层的合金层。
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公开(公告)号：KR100536611B1
公开(公告)日：2005-12-14
申请号：KR1020030062751
申请日：2003-09-08
Applicant: 삼성전자주식회사
IPC: B24B37/013 , B24B37/00 , H01L21/304
CPC classification number: H01L21/3212 , B24B37/042 , H01L21/31053
Abstract: 화학적 기계적 연마 방법을 제공한다. 이 방법은 소정의 연마 대상막을 연마하는데 필요한 연마 종료 시간을 설정하여 기판을 연마하되, 연마 종료 시간에 연마율이 소정 레벨 이하가 되도록 연마 패드에 침적된 부산물의 양을 증가시킨다. 연마패드에 침적된 부산물의 양이 증가할 수록 연마율이 저하되고 부산물의 증가량을 조절함으로써 연마 종료 시간에 목표값의 연마량이 도달한 후 연마가 종료될 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020040006116A
公开(公告)日：2004-01-24
申请号：KR1020020039646
申请日：2002-07-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a copper wire is provided to form the copper wire without an addition by absorbing a catalytic interfacial agent into a barrier metal layer and laminating a copper layer thereon. CONSTITUTION: An interlayer dielectric(7) is formed on a semiconductor substrate(1). A recess region is formed on the semiconductor substrate by patterning the interlayer dielectric(7). A barrier metal layer(11) is formed over the semiconductor substrate(1) including the recess region. A catalytic interfacial agent is absorbed into the barrier metal layer(11). A copper layer is laminated on the semiconductor substrate(1) by using a plating method. A conductive layer(12) is laminated over the semiconductor substrate before the catalytic interfacial agent is absorbed into the barrier metal layer(11).
Abstract translation: 目的：提供一种形成铜线的方法，通过将催化界面剂吸收到阻挡金属层中并在其上层压铜层，而不加入铜线。 构成：在半导体衬底（1）上形成层间电介质（7）。 通过图案化层间电介质（7）在半导体衬底上形成凹陷区域。 在包括凹部区域的半导体衬底（1）上形成阻挡金属层（11）。 催化界面剂被吸收到阻挡金属层（11）中。 通过电镀法在半导体基板（1）上层压铜层。 在催化界面剂被吸收到阻挡金属层（11）之前，在半导体衬底上层叠导电层（12）。
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公开(公告)号：KR1020060097901A
公开(公告)日：2006-09-18
申请号：KR1020050018795
申请日：2005-03-07
Applicant: 삼성전자주식회사
CPC classification number: C25D17/10 , C25D7/123 , C25D17/001 , H01L21/2885
Abstract: 도금 처리 공정에서 사용되는 도금 처리 장치가 제공된다. 도금 처리 장치는 도금액이 공급되며 도금액 입구 및 도금액 출구가 형성되어 있는 도금조, 도금조 내에 설치되어 있는 애노드, 애노드와 소정 간격 이격되어 대향하며 피도금물이 설치되는 캐소드 및 애노드와 캐소드 사이에 설치되는 도전체를 포함한다.
도금 처리 장치, 도전체, 애노드, 캐소드, 피도금물, 도금층-
公开(公告)号：KR100566698B1
公开(公告)日：2006-04-03
申请号：KR1020030082023
申请日：2003-11-19
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 장치에서 구리 배선을 형성하는 방법이 개시되어 있다. 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막에서 배선 형성 영역을 식각하여 적어도 2가지군의 사이즈를 갖는 개구부들을 형성한다. 상기 개구부들 중에서 가장 작은 사이즈를 갖는 개구부들 내에는 구리가 완전히 채워지고, 나머지군의 사이즈를 갖는 개구부 내에는 구리가 부분적으로 채워지도록 제1 구리막을 형성한다. 상기 제1 구리막 상에 구리 도금 방지막 및 구리 도금 전처리막을 순차적으로 형성한다. 상기 결과물을 연마하여 상기 제1 구리막이 개구부에 채워져 있는 부위인 고단차 영역에 형성되어 있는 구리 도금 전처리막을 선택적으로 제거한다. 상기 구리 도금 전처리막이 남아있는 부위에만 선택적으로 제2 구리막을 형성한다. 상기 개구부들 내부에만 구리막이 남아있도록 상기 층간 절연막 상부에 형성된 막들을 제거하여 반도체 장치의 구리 배선을 형성한다.
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公开(公告)号：KR1020050115169A
公开(公告)日：2005-12-07
申请号：KR1020040040536
申请日：2004-06-03
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/7684 , H01L21/3212 , H01L21/76807 , H01L21/76877
Abstract: 반도체소자의 배선 형성방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 갖는 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막 상에 금속 층간절연막을 형성하고, 상기 금속 층간절연막을 패터닝하여 상기 하부배선을 노출시키는 다마신 패턴을 형성한다. 이어서, 상기 금속 층간절연막 상에 상기 다마신 패턴을 채우는 금속막을 형성하되, 상기 금속막은 상기 다마신 패턴의 상부에서 리세스 영역을 갖도록 형성된다. 상기 금속막 상에 연마 희생층을 콘포말하게 형성한다. 상기 연마 희생층을 갖는 결과물에 대한 제1 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 노출시킴과 동시에, 상기 리세스 영역의 상기 금속막 상에 잔존하는 연마 희생층 패턴을 형성한다. 이어서, 상기 연마 희생층 패턴을 연마 저지층으로 사용한 제2 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 제거한다. 상기 제2 평탄화가 수행된 결과물에 대한 제3 평탄화를 수행하여 상기 연마 희생층 패턴 및 상기 연마 희생층 패턴 하부의 상기 금속막 상부를 제거하여 상기 다마신 패턴 내에 잔존하는 금속막 패턴을 형성한다.
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公开(公告)号：KR100675280B1
公开(公告)日：2007-01-29
申请号：KR1020050054167
申请日：2005-06-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/53238 , H01L21/76807 , H01L21/76846 , H01L21/76847 , H01L21/76864 , H01L21/76871 , H01L21/76877 , H01L21/76883 , H01L23/53233 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 반도체소자의 선택적 구리 합금 배선을 제공한다. 상기 배선은 기판, 상기 기판 상에 배치된 절연막, 및 상기 절연막 내에 배치된 제 1 배선을 포함한다. 상기 제 1 배선은 제 1 순수 구리 패턴을 구비한다. 또한, 상기 절연막 내에 상기 제 1 배선보다 큰 폭을 가지는 제 2 배선이 제공된다. 상기 제 2 배선은 구리 합금 패턴을 구비한다. 상기 구리 합금 패턴은 구리(Cu) 및 첨가물질로 이루어진 합금 층일 수 있다. 상기 선택적 구리 합금 배선의 형성방법 또한 제공된다.
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