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公开(公告)号：KR1020140024609A
公开(公告)日：2014-03-03
申请号：KR1020120090784
申请日：2012-08-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L23/48 , H01L27/11575 , H01L27/11582 , H01L2924/0002 , H01L27/0688 , H01L2924/00
Abstract: A 3D nonvolatile memory device and a fabricating method thereof are provided. The 3D nonvolatile memory device includes a substrate where a cell array region and a connection region are defined, an electrode structure which is formed on the cell array region and the connection region and includes stacked electrodes, a second recess formed on the electrode structure on the connection region, a first recess which is formed on the electrode structure of the connection region and is arrange between the cell array region and the second recess, and vertical lines which are formed on the upper surface of the electrode exposed by the first recess.
Abstract translation: 提供了一种3D非易失性存储器件及其制造方法。 3D非易失性存储器件包括其中限定了单元阵列区域和连接区域的基板，形成在单元阵列区域和连接区域上并且包括堆叠电极的电极结构，形成在电极结构上的第二凹部 连接区域，形成在连接区域的电极结构上并且布置在电池阵列区域和第二凹部之间的第一凹部以及形成在由第一凹部暴露的电极的上表面上的垂直线。
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公开(公告)号：KR1020080050811A
公开(公告)日：2008-06-10
申请号：KR1020060121576
申请日：2006-12-04
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L27/115
CPC classification number: H01L27/11519 , H01L21/265 , H01L21/823468 , H01L27/11521 , H01L27/2463
Abstract: A nonvolatile memory device and a method for manufacturing the same are provided to improve the reliability of the nonvolatile memory device by preventing the characteristic degradation of a cell due to silicide process. A common source region(260) is formed on a semiconductor substrate(100) to be extended to a first direction. A contact formation region(C) is defined on the common source region. A pair of floating gates(220) are formed to partially overlap the common source region with a second direction crossing the first direction. A control gate(250) is insulated along another wall of the floating gate from an upper portion of the floating gate to a direction opposite to the common source region. The control gate is extended to the first direction. A silicide blocking layer(310) is extended to the first direction on the common source region, so that blocks the common source region but opens the contact formation region. A silicide blocking spacer(320) is formed at a side of the silicide blocking layer. A contact(420) is formed on the silicide layer of the contact formation region.
Abstract translation: 提供一种非易失性存储器件及其制造方法，用于通过防止由硅化物处理引起的电池的特性劣化来提高非易失性存储器件的可靠性。 公共源极区域（260）形成在半导体衬底（100）上以延伸到第一方向。 接触形成区域（C）被限定在公共源极区域上。 一对浮动栅极（220）形成为与第一方向交叉的第二方向部分地重叠共用源极区域。 控制栅极（250）沿浮动栅极的另一个壁从浮动栅极的上部绝缘到与公共源极区域相反的方向。 控制门延伸到第一个方向。 硅化物阻挡层（310）在公共源极区域上延伸到第一方向，从而阻挡公共源极区域，但是打开接触形成区域。 硅化物阻挡层（320）形成在硅化物阻挡层的一侧。 在接触形成区域的硅化物层上形成接触（420）。
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公开(公告)号：KR1020080028129A
公开(公告)日：2008-03-31
申请号：KR1020060093518
申请日：2006-09-26
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/2436 , G11C16/02 , H01L27/2463
Abstract: A non-volatile memory device is provided to increase the electron mobility of a channel region by disposing an active region in a direction to increase the electron mobility. An active region(10) is disposed in a substrate(1) having a first surface azimuth in a first lattice direction to increase the electron mobility. A flash memory transistor(30) is formed in the active region in a second lattice direction. The active region is formed in the first lattice direction along the surface azimuth of the substrate, and the flash memory transistor is disposed in the second lattice direction at an angle of 45 degrees to the first lattice direction to increase an effective channel width of a channel region.
Abstract translation: 提供非易失性存储器件以通过在增加电子迁移率的方向上设置有源区来增加沟道区的电子迁移率。 有源区域（10）设置在具有第一晶格方向的第一表面方位的衬底（1）中以增加电子迁移率。 闪存晶体管（30）在第二格子方向的有源区域中形成。 有源区域沿着衬底的表面方位沿第一晶格方向形成，并且闪存晶体管以与第一晶格方向成45度角的第二晶格方向设置，以增加沟道的有效沟道宽度 地区。
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公开(公告)号：KR1020070020821A
公开(公告)日：2007-02-22
申请号：KR1020050075126
申请日：2005-08-17
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L29/7881 , H01L21/28273 , H01L27/105 , H01L27/11526 , H01L27/11543 , H01L29/42324 , H01L29/66825
Abstract: 개선된 팁 프로파일과 균일한 두께의 게이트 절연막을 갖는 스플릿 게이트 타입의 불휘발성 메모리 장치의 제조 방법에서, 제1 게이트 절연막 및 제1 도전막이 기판 상에 형성되며, 산화막 패턴은 상기 도전막을 부분적으로 산화시킴으로써 형성된다. 상기 산화막 패턴을 마스크로 사용하여 상기 제1 도전막을 식각함으로써 상기 제1 게이트 절연막 상에 플로팅 게이트 전극이 형성된다. 상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 제1 실리콘막을 형성한 후, 상기 제1 실리콘막을 산화시킴으로써 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막이 각각 형성된다. 상기 터널 절연막 및 상기 제2 게이트 절연막 상에 컨트롤 게이트 전극을 형성한다. 상기 컨트롤 게이트 전극이 형성된 기판의 전체 표면 상에 제2 실리콘막을 형성하고, 상기 제2 실리콘막을 열산화막으로 형성한다.
Abstract translation: 在一个改进的尖头外形和具有栅极绝缘膜与所述分割栅型非易失性存储器件的具有均匀厚度的制造方法中，形成在第一栅极绝缘膜和第一导电膜的基板上，形成氧化膜图案的氧化膜的电导率是部分地 通过在形成。 通过使用氧化膜图案作为掩模蚀刻第一导电膜，在第一栅极绝缘膜上形成浮置栅电极。 在衬底的浮置栅电极的表面积是所述第一接近侧表面和通过氧化硅膜的基板的整个表面上形成膜，其上形成有浮置栅电极的浮置栅电极之后所述第一硅 分别形成隧道绝缘膜和第二栅极绝缘膜。 控制栅电极形成在隧道绝缘膜和第二栅极绝缘膜上。 在其上形成有控制栅电极的基板的整个表面上形成第二硅膜，并且将第二硅膜形成为热氧化膜。
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Patent Agency Ranking
公开(公告)号：KR1020000020195A
公开(公告)日：2000-04-15
申请号：KR1019980038685
申请日：1998-09-18
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/302
Abstract: PURPOSE: A method for compensating step of semiconductor device using metal layer is provided to reduce failure rate by compensating the step and to prevent the interference between signals. CONSTITUTION: A method for compensating step of semiconductor device using metal layer comprises a step of forming a dummy metal layer on lower step portion of a semiconductor device, a step of stacking an IMD(40) on all surface of the resultant, and (c) a step flattening the layer insulation film. The step further comprises a step of forming a dummy metal layer, a step of removing the portion of the dummy metal layer deposited on higher step portion by using a photoresist film pattern as a mask, and a step of removing the photoresist film pattern.
Abstract translation: 目的：提供一种用于补偿使用金属层的半导体器件的步骤的方法，以通过补偿步骤来减少故障率并防止信号之间的干扰。 构成：使用金属层的半导体器件的补偿步骤的方法包括在半导体器件的下台阶部形成虚设金属层的步骤，将IMD（40）堆叠在所得的所有表面上的步骤和（c ）一层压平层绝缘膜。 该步骤还包括形成虚拟金属层的步骤，通过使用光致抗蚀剂膜图案作为掩模去除沉积在较高台阶部分的虚设金属层的部分的步骤以及去除光致抗蚀剂膜图案的步骤。
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公开(公告)号：KR1019990061342A
公开(公告)日：1999-07-26
申请号：KR1019970081600
申请日：1997-12-31
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/336
Abstract: 정션 커패시턴스를 감소시켜 주기 위한 반도체 소자 제조방법이 개시된다. 필드 산화막에 의해 액티브영역이 정의된 반도체 기판 상으로, 필드 이온주입을 실시하여 상기 기판 내에 웰을 형성하고, 상기 기판 상의 소정 부분에 슈도 게이트 전극을 형성한 다음, 상기 슈도 게이트 전극의 좌.우측 기판 내부에 소오스/드레인을 형성하고, 상기 슈도 게이트 전극 사이 사이의 공간에 해당되는 상기 기판 전면에 층간 절연막을 형성한다. 상기 슈도 게이트 전극을 식각하여 상기 층간 절연막 내에 음각 게이트 패턴을 형성하고, 문턱 전압(Vt) 조절용 이온주입을 실시한 뒤, 상기 음각 게이트 패턴 내부에 게이트 전극을 형성해 준다. 그 결과, Vt 이온주입시, 모스 트랜지스터의 채널 형성부에만 선택적으로 불순물을 자기 정렬(self-align) 방식으로 이온주입할 수 있게 되므로, 소오스/드레인과 웰이 접합되는 부분에서 정션 커패시턴스가 증가되는 것을 방지할 수 있게 되어, 고성능의 반도체 소자를 구현할 수 있게 된다.
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公开(公告)号：KR100200072B1
公开(公告)日：1999-06-15
申请号：KR1019960026442
申请日：1996-06-29
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L29/76
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야 :
모오스 트랜지스터 및 그 제조방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
게이트를 비저항이 낮은 물질로 형성하여 빠른 동작속도를 가지는 모오스 트랜지스터의 제조방법을 제공함에 있다.
3. 발명의 해결방법의 요지 :
게이트산화막 상과 상기 측벽 스페이서의 내측면에 소정두께로 형성되어 열처리 중 접촉계면간의 확산을 차단하기 위한 배리어층과, 그 배리어층에 둘러쌓여 형성되고 동작특성을 향상시키기 위하여 비저항이 낮고 전도성이 높은 메탈게이트를 가짐을 요지로 한다.
4. 발명의 중요한 용도 :
모오스 트랜지스터의 제조방법에 관한 것이다.-
公开(公告)号：KR100197567B1
公开(公告)日：1999-06-15
申请号：KR1019960031342
申请日：1996-07-29
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/28
Abstract: 본 발명은 반도체 메모리 장치의 콘택 제조방법에 관한 것이며, 본 발명의 목적은 높은 에스팩트 비를 가지는 콘택을 에칭하고 W-플러그를 이용한 콘택 형성공정의 마진을 확보함과 동시에 CMP후 발생하는 얼라인 문제를 해결할 수 있는 콘택의 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 콘택의 제조방법은 능동소자와 수동소자가 형성된 반도체 기판 전면에 층간 절연막과 하드 마스크를 순차적으로 침적하는 과정과; 상기 개구부를 형성하기 위하여, 하드 마스크를 통하여 상기 층간절연막을 식각하는 과정과; 상기 개구부 및 하드 마스크 전면에 베리어 메탈과 콘택 플러그 메탈을 순차적으로 침적하는 과정과, 상기 하드 마스크 표면의 상기 베리어 메탈과 상기 소정의 하드 마스크를 식각하는 과정을 포함함을 특징으로 한다.
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公开(公告)号：KR101970941B1
公开(公告)日：2019-08-13
申请号：KR1020120090784
申请日：2012-08-20
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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