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公开(公告)号：KR100725172B1
公开(公告)日：2007-06-04
申请号：KR1020060005532
申请日：2006-01-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
Abstract: 다치형 비휘발성 기억 장치를 제공한다. 이 비휘발성 기억 장치는 소오스 영역 및 드레인 영역 사이에 정의된 채널 영역과, 상기 채널 영역 상부에 위치하고 전하가 저장되는 전하저장층과, 상기 채널 영역 및 상기 전하저장층 사이에 개재되어 전하가 터널링되는 터널절연막을 구비한다. 터널절연막에는 양자 제한 효과를 나타내는 양자 제한막을 포함함으로써 기입 전압에 따라 터널링 전류가 계단형으로 증가하여 데이터 비트 사이의 문턱 전압 간격이 크고, 문턱 전압의 산포가 낮은 특성을 나타낸다.
멀티비트, 다치형, 비휘발성, 소노스-
公开(公告)号：KR100652402B1
公开(公告)日：2006-12-01
申请号：KR1020050014087
申请日：2005-02-21
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , B82Y10/00
CPC classification number: H01L29/42324 , H01L29/513 , H01L29/792
Abstract: 반도체 기판 상에 형성되는 게이트 구조물을 포함하는 비휘발성 메모리 소자가 개시된다. 게이트 구조물은, 반도체 기판 상의 제 1 절연막과, 제 1 절연막 상에 형성되고 전하 저장을 위한 스토리지 노드와, 스토리지 노드 상의 제 2 절연막과, 제 2 절연막 상의 제 3 절연막과, 제 3 절연막 상의 제어 게이트 전극을 포함한다. 또한, 제 2 절연막과 제 3 절연막 가운데 적어도 하나 이상의 유전 상수는 제 1 절연막의 유전 상수보다 크다.
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公开(公告)号：KR1020060117024A
公开(公告)日：2006-11-16
申请号：KR1020050039727
申请日：2005-05-12
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: G11C16/0466 , G11C16/04 , G11C29/50 , G11C29/50004
Abstract: A method for operating an SONOS(Silicon Oxide Nitride Oxide Silicon) memory device is provided to improve the efficiency of writing and erasing processes and to prevent the malfunction of the device by minimizing the decrease of an on-cell current. An SONOS memory device comprises a substrate(10), first and second doped regions(12,14) spaced apart from each other in the substrate, a gate oxide layer between the first and the second doped region on the substrate, a first trap layer on the gate oxide layer, an insulating layer on the first trap layer, and a gate electrode(22) on the insulating layer. While a data writing process is performed on the SONOS memory device, the first doped region, the second doped region, and the gate electrode are applied with a first voltage, a second voltage and a gate voltage, respectively.
Abstract translation: 提供了用于操作SONOS（氧化硅氮化物氧化物硅）存储器件的方法，以提高写入和擦除处理的效率，并且通过最小化单元电流的降低来防止器件的故障。 SONOS存储器件包括衬底（10），在衬底中彼此间隔开的第一和第二掺杂区（12,14），在衬底上的第一和第二掺杂区之间的栅极氧化层，第一陷阱层 在栅极氧化物层上，在第一陷阱层上的绝缘层和绝缘层上的栅电极（22）。 当在SONOS存储器件上进行数据写入处理时，第一掺杂区域，第二掺杂区域和栅电极分别被施加第一电压，第二电压和栅极电压。
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公开(公告)号：KR1020060053335A
公开(公告)日：2006-05-22
申请号：KR1020040093005
申请日：2004-11-15
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/31155 , B82Y10/00 , G11C16/0466 , H01L21/28273 , H01L21/28282 , H01L29/42332 , H01L29/7881 , H01L29/66825
Abstract: 이온주입을 이용한 비휘발성 메모리 소자 제조 방법 및 이에 따른 소자를 제시한다. 본 발명에 따르면, 반도체 기판 상에 유전층을 형성하고, 유전층 내에 실리콘(Si) 또는 저매니움(Ge)을 이온주입하여 전하포획자리로 사용될 이온주입층을 형성한다. 이후에, 어닐링(annealing) 과정을 수행할 수 있다. 유전층 상에 트랜지스터 형성 과정을 계속 수행할 수 있다.
비휘발성 메모리, 컨트롤 게이트, SONOS, 나노결정질체, 메모리 윈도우-
公开(公告)号：KR1020000007226A
公开(公告)日：2000-02-07
申请号：KR1019980026437
申请日：1998-07-01
Applicant: 삼성전자주식회사
Inventor： 한정희
IPC: H01L23/48
Abstract: PURPOSE: A semiconductor package is provided to reduce a package size by adherently inserting a solder selectively coated a top of a metal line for a dumbbell-typed wire between a semiconductor chip and a lead frame. CONSTITUTION: The package comprises a semiconductor chip in which a bonding pad is formed; a metal line for a wire formed on the bonding pad; a protection layer formed on a top of the semiconductor chip to surround a part of the metal line; a solder selectively covered to a surface exposure part of the metal line; and a lead frame adherent to the metal line via the solder. In the metal line, a top of a vertical direction and both edges of a horizontal direction are dumbbell-typed.
Abstract translation: 目的：提供一种半导体封装，以通过附着地将焊料选择性地涂覆在半导体芯片和引线框架之间的哑铃型导线的金属线的顶部来减小封装尺寸。 构成：该封装包括形成有焊盘的半导体芯片; 形成在焊盘上的金属线; 保护层，形成在所述半导体芯片的顶部上以围绕所述金属线的一部分; 选择性地覆盖到金属线的表面暴露部分的焊料; 以及通过焊料粘附到金属线的引线框架。 在金属线中，垂直方向的顶部和水平方向的两个边缘是哑铃型的。
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Patent Agency Ranking
公开(公告)号：KR1019990034019A
公开(公告)日：1999-05-15
申请号：KR1019970055477
申请日：1997-10-28
Applicant: 삼성전자주식회사
Inventor： 한정희
IPC: H01L21/20
Abstract: 본 발명은 웨이퍼 기판의 백 실용 에피택셜층 제조 방법에 관한 것으로서, 특히 웨이퍼의 양면을 감싸도록 산화막을 형성하며, 산화막을 감싸도록 얇은 폴리실리콘막을 형성한 후에 반도체 소자를 형성하기 위한 기판의 정면 및 에지 부분의 폴리실리콘막을 제거하며, 기판의 정면 및 에지 부분에 노출된 산화막을 제거하며, 반도체 소자를 형성하기 위한 기판의 정면 및 에지 부분에 에피택셜층을 성장시키는 것을 특징으로 한다.
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公开(公告)号：KR101617341B1
公开(公告)日：2016-05-19
申请号：KR1020090011890
申请日：2009-02-13
Applicant: 삼성전자주식회사
CPC classification number: H04W36/0061 , H04W48/16 , H04W84/18 , H04W88/08
Abstract: 본발명의무선통신시스템에서인접기지국테이블관리방법은무선통신시스템에서기지국의인접기지국테이블관리방법으로서, 단말로부터인접기지국보고를수신하는단계, 저장된인접기지국테이블과상기인접기지국보고를비교하는단계, 상기비교하는단계에서신규기지국이존재한다고판단한경우, 상기신규기지국의통계치를산출하는단계, 및상기통계치가제 1 기준치이상인경우, 상기저장된인접기지국테이블에상기신규기지국을추가하는단계를포함하는것을특징으로한다. 또한상기신규기지국을추가하는단계실행후 상기신규기지국을제외한상기저장된인접기지국테이블에포함된기지국의통계치를산출하는단계, 상기통계치가제 2 기준치이하인경우, 상기제 2 기준치이하의기지국을상기저장된인접기지국테이블에서제거하는단계를더 포함하는것을특징으로한다. 본발명의무선통신시스템에서인접기지국테이블관리방법및 이를위한시스템에의하면자기조직화네트워크에서네트워크를더 안정적이고효율적으로구성할수 있으므로, 전체적인서비스품질을향상시킬수 있다.
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公开(公告)号：KR101609641B1
公开(公告)日：2016-04-07
申请号：KR1020090068656
申请日：2009-07-28
Applicant: 삼성전자주식회사
CPC classification number: H04W36/0083 , H04W36/14 , H04W36/24
Abstract: 본발명은무선통신시스템에서자동이웃관계(Automatic Neighbor Relation : ANR) 구성및 최적화를위한장치및 방법에관한것이다. 본발명에따른무선통신시스템에서기지국이 ANR을구성하기위한방법은, 단말들로부터인접셀의신호품질을보고하기위한측정보고메시지를수신하는과정과, 상기측정보고메시지를통해보고된인접셀 중, 서빙셀의신호품질이제 1 기준값보다큰 영역내 단말로부터보고된인접셀을오버레이이웃(Overlay neighbor : ON)으로결정하는과정과, 상기측정보고메시지를통해보고된인접셀 중, 서빙셀의신호품질이제 2 기준값보다작은영역내 단말로부터보고된인접셀을수평이웃(Horizontal Neighbor : HN)으로결정하는과정을포함하며, 상기제 2 기준값은제 1 기준값보다작은값으로설정하는것을특징으로한다.
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公开(公告)号：KR101496897B1
公开(公告)日：2015-03-02
申请号：KR1020090020098
申请日：2009-03-10
Applicant: 삼성전자주식회사
CPC classification number: H04W48/12 , H04W16/32 , H04W52/244 , H04W84/045
Abstract: 본 발명은 펨토 기지국을 갖는 통신 시스템 및 그의 간섭 제어 방법에 관한 것으로, 통신 단말기가 매크로 셀에 진입 시, 매크로 셀의 매크로 기지국이 통신 단말기에 매크로 셀이 통신 단말기가 미리 등록된 펨토 기지국이 설치된 홈 셀임을 통보하고, 홈 셀임이 통보되면, 통신 단말기가 미리 설정된 송신 세기로 펨토 구동 제어 메시지를 전송하고, 펨토 구동 제어 메시지 수신 시, 펨토 기지국이 송신부를 오프 상태에서 온 상태로 변환시켜 통신 서비스를 제공하도록 구성된다. 본 발명에 따르면, 통신 시스템에서 통신 단말기에 간섭이 발생하는 것을 억제할 수 있다. 즉 펨토 기지국이 송신부를 오프시킴으로써, 펨토 기지국에서 불필요하게 신호를 송신하는 것을 억제할 수 있다. 나아가, 펨토 기지국이 통신 단말기와의 거리 또는 통신 단말기의 등록 여부에 따라 송신부를 온시키는 시점을 판단함으로써, 펨토 기지국에서 불필요하게 신호를 송신하는 것을 보다 효율적으로 억제할 수 있다.
펨토 기지국, 매크로 기지국, 홈 셀, 송신부, 온/오프-
公开(公告)号：KR1020110106683A
公开(公告)日：2011-09-29
申请号：KR1020100025873
申请日：2010-03-23
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/11578 , H01L27/0688 , H01L27/11524 , H01L27/11551 , H01L27/1207
Abstract: 본 발명은 하부 메모리층 상에 절연층을 형성하고, 상기 절연층의 일부 영역에 단결정 반도체층을 형성함으로써, 신뢰성있는 적층형 반도체 소자를 제공한다. 본 발명의 일실시예에 따른 적층형 반도체 소자의 제조 방법은, 하부 메모리 구조물을 포함하는 하부 메모리층을 제공하는 단계; 하부 메모리층 상에 절연층을 형성하는 단계; 절연층의 일부를 제거하여 트렌치를 형성하는 단계; 트렌치를 매립하는 예비 반도체층을 형성하는 단계; 및 예비 반도체층을 상전이하여 단결정 반도체층을 형성하는 단계;를 포함한다.
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