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公开(公告)号：KR101735479B1
公开(公告)日：2017-05-16
申请号：KR1020150090508
申请日：2015-06-25
Applicant: 한국과학기술원
Abstract: 본발명은 SOI(semiconductor-on-insulator) 기판을준비하는단계; 스티칭(stitching) 공정을이용하여상기 SOI 기판상에복수개의픽셀형이미지센서를형성하는단계; 상기복수개의픽셀형이미지센서상에 PDMS(polydimethylsiloxane)층을형성하고, 선택적식각(dicing-by-trench) 공정을이용하여상기 SOI 기판의적어도일부를제거함으로써스탬프를형성하는단계; 상기스탬프의적어도일면상에유연기판을결합하는단계; 및상기스탬프의일부인상기 PDMS층을제거하고, 상기 PDMS층과대응되는영역에섬광체를형성하는단계;를포함하는, 플렉서블반도체방사선검출기의제조방법, 이를이용하여구현한플렉서블반도체방사선검출기및 이를포함하는방사선영상장치를제공한다.
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公开(公告)号：KR1020150139290A
公开(公告)日：2015-12-11
申请号：KR1020140067711
申请日：2014-06-03
Applicant: 한국과학기술원
IPC: A61B6/00
Abstract: 본발명은고성능, 고분해능, 대면적및 대면적확장이가능한 CMOS기반의단일칩을이용한 X-선검출기또는영상센서및 그제조방법을위하여, CMOS기반의단일칩을이용한 X-선검출기또는영상센서의제조방법에있어서, 기판을준비하는단계, 상기기판의적어도일면상에, ROIC(readout integrated circuits), 오버레이버니어키(overlay vernier key) 및얼라인먼트키(alignment key) 정보를포함하는제 1 레티클을이용하여상기단일칩영역의테두리를스티칭공정에의하여복수의제 1 샷으로노광하는단계및 상기기판의적어도일면상에, 픽셀및 로우드라이버(low driver) 정보를포함하는제 2 레티클을이용하여상기단일칩영역중 테두리를제외한나머지영역을스티칭공정에의하여복수의제 2 샷으로노광하는단계를포함하는, CMOS기반의단일칩을이용한 X-선검출기또는영상센서및 그제조방법을제공한다.
Abstract translation: 本发明涉及一种使用基于能够实现高性能，高分辨率，广域和广域扩展的CMOS的单芯片的X射线检测器或图像传感器。 及其制造方法。 使用基于CMOS的单个芯片制造X射线检测器或图像传感器的方法包括以下步骤：准备衬底; 通过使用包括关于读取集成电路（ROIC）的信息的第一掩模版，覆盖游标键和对准键在衬底的至少一个表面上，通过缝合处理将单个芯片的区域的边缘暴露于多个第一次照射; 通过使用包括关于像素的信息的第二掩模版和在衬底的至少一个表面上的低驱动器的缝合处理将单个芯片的区域的边缘除外的剩余区域曝光到多个第二次照射。
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公开(公告)号：KR101450008B1
公开(公告)日：2014-10-15
申请号：KR1020130056843
申请日：2013-05-21
Applicant: 한국과학기술원
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11582 , H01L21/2018 , H01L21/823487 , H01L27/0688 , H01L27/11578 , H01L29/7926
Abstract: Provided is a method for manufacturing a nonvolatile memory device of 3D structure. The method for manufacturing a nonvolatile memory device includes a step of laminating multiple first conductive layers on a substrate, a step of forming at least one first through hole penetrating the first conductive layers, a step of forming at least one first charge storage layer on the inner surface of the first through hole, a step of forming a protective layer on the first charge storage layer, a step of anisotropically etching the first charge storage layer by using the protective layer as an etching protection pattern, a step of forming at least one first semiconductor column on the first charge storage layer in the first through hole, a step of forming at least first horizontal expanding part connected to an end of the first semiconductor column on the first conductive layers, a step of laminating multiple second conductive layers on the first horizontal expanding part, and a step of forming at least one second semiconductor column connected to the first horizontal expanding part through the second conductive layers.
Abstract translation: 提供一种用于制造3D结构的非易失性存储器件的方法。 非易失性存储装置的制造方法包括在基板上层叠多个第一导电层的步骤，形成贯穿第一导电层的至少一个第一贯通孔的工序，在第一导电层上形成至少一个第一电荷存储层的工序 第一通孔的内表面，在第一电荷存储层上形成保护层的步骤，通过使用保护层作为蚀刻保护图案对第一电荷存储层进行各向异性蚀刻的步骤，形成至少一个 在所述第一通孔中的所述第一电荷存储层上的第一半导体柱，形成在所述第一导电层上连接到所述第一半导体柱的端部的至少第一水平扩张部的步骤，在所述第一导电层上层叠多个第二导电层的步骤， 第一水平膨胀部分，以及形成连接到第一水平膨胀的至少一个第二半导体柱的步骤 部分通过第二导电层。
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公开(公告)号：KR100985107B1
公开(公告)日：2010-10-05
申请号：KR1020080078664
申请日：2008-08-11
Applicant: 한국과학기술원
Inventor： 이완규
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7827 , H01L29/66666
Abstract: 본 발명에서 수직 트랜지스터의 스위치 특성과 수직 트랜지스터의 성능을 월등히 향상시킬 수 있는 수직 트랜지스터 소오스(또는 드레인)와 벌크 영역 내의 트랩 전하를 완전히 제거하기 위한 방법을 개시한다.
본 발명에 따른 방법은, a) 기판의 전면에 소오스/채널/드레인 형성을 위한 불순물을 주입하고, 불순물을 활성화하는 단계; b) 감광막 패턴과 건식 식각법을 이용하여 수직 트랜지스터 형성용 필러(pillar) 또는 실리콘 기둥을 웨이퍼 전면에 형성하는 단계; c) 상기 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; d) 상기 기판의 전면에 있는 산화 막을 건식 식각 법으로 에치백(etchback) 하고, 기판의 전면에 열 산화 막을 적정두께로 성장시킨 후, 드레인 단자가 노출되는 단계까지 etchback 하여 게이트 전극을 형성하는 단계; e) 산화 막 이나 질화 막을 증착 하고 CMP 공정으로 광역 평탄화하고, 콘택 홀을 형성하는 단계; f) etchback하여 콘택 금속을 형성하고, 감광막 패턴과 건식 식각 법을 이용하여 금속 층을 형성하는 단계로 이루어진다.
수직, 트랜지스터, 트랩, 전하, 제거, 불순물, 에치백, 콘택 금속-
公开(公告)号：KR100969947B1
公开(公告)日：2010-07-14
申请号：KR1020080078663
申请日：2008-08-11
Applicant: 한국과학기술원
IPC: H01L21/027
Abstract: 본 발명에서, 우수한 정밀도의 웨이퍼 얼라인먼트를 수행할 수 있는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법을 개시한다. 본 발명에 따른 방법은, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 층 웨이퍼와 본딩하는 단계; j) 상부 층 웨이퍼 상으로 상부 층 트랜지스터를 형성하기 위하여 포토 마스크를 놓고 웨이퍼 얼라인먼트를 형성하는 단계; k) 상부 층 웨이퍼를 패터닝하는 단계로 이루어진 것을 특징으로 한다.
3차원, 집적화, 트랜지스터, 웨이퍼, 본딩, 얼라인먼트-
Patent Agency Ranking
公开(公告)号：KR100908075B1
公开(公告)日：2009-07-15
申请号：KR1020070088788
申请日：2007-09-03
Applicant: 한국과학기술원
Inventor： 이완규
IPC: H01L29/78
Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것이다. 더욱 상세하게는 수직형 CMOS 트랜지스터의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 제1 및 제2 영역을 형성하는 단계, 제1 영역에 제1 활성영역을 형성하고, 제2 영역에 제2 활성영역을 형성하는 단계, 제1 활성영역 상에 제1 하부 에피 실리콘층을 형성하고, 제2 활성영역 상에 제2 하부 에피 실리콘층을 형성하고, 제1 및 제2 하부 에피 실리콘의 측벽에 게이트 산화막을 형성하는 단계, 게이트 산화막의 측벽에 게이트 전극을 형성하는 단계, 제1 하부 에피 실리콘층 상부에 제3 활성영역을 형성하고, 제2 하부 에피 실리콘층 상부에 제4 활성영역을 형성하는 단계 및 제1, 제2, 제3, 제4 활성영역 및 게이트 전극에 각각 접속되는 콘택 금속을 형성하는 단계를 포함한다.
본 발명에 따르면, 각 채널이 게이트로 완전히 둘러싸여 있음으로 래치 업(Latch Up)에 따른 특성저하가 감소되며, 채널 내 캐리어가 게이트에 의해 완전히 통제되므로 게이트의 제어력이 향상되는 효과가 있다.
수직형 트랜지스터, 소오스, 드레인, 채널, 웰(Well), CMOS 트랜지스터Abstract translation: 提供了一种制造半导体器件的方法，以用栅极完全围绕每个沟道并完全控制沟道中的载体以改善栅极的控制性能。 第一有源区域通过N型杂质注入形成在半导体衬底的第一区域中。 第二有源区通过在半导体衬底的第二区域中的P型杂质注入而形成。 第一下部外延硅层形成在第一有源区上。 第二下部外延硅层形成在第二有源区上。 栅氧化物膜形成在第一和第二下部分外延硅的侧壁中。 栅电极形成在栅氧化物膜的侧壁中。 第三有源区形成在第一下部外延硅层的上部。 第四有源区形成在第二下部外延硅层的上部。 多个接触金属连接到第一，第二，第三，第四有源区和栅电极。
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公开(公告)号：KR1020090023774A
公开(公告)日：2009-03-06
申请号：KR1020070088788
申请日：2007-09-03
Applicant: 한국과학기술원
Inventor： 이완규
IPC: H01L29/78
CPC classification number: H01L21/823885 , H01L21/823487 , H01L29/66666 , H01L29/7827
Abstract: A method of manufacturing the semiconductor device is provided to completely surround each channel with the gate and to completely control the carrier in the channel to improve the control performance of the gate. The first active region is formed in the first area of the semiconductor substrate through N type impurity implantation. The second active area is formed through the P-type impurity implantation in the second region of the semiconductor substrate. The first lower part epi-silicon layer is formed on the first active region. The second lower part epi-silicon layer is formed on the second active area. The gate oxide film is formed in the side wall of the first and the second lower part epitaxial silicon. The gate electrode is formed in the side wall of the gate oxide film. The third active area is formed at the upper part of the first lower part epi-silicon layer. The fourth active area is formed at the upper part of the second lower part epi-silicon layer. A plurality of contact metals is connected to the first, second, third, fourth active area and the gate electrode.
Abstract translation: 提供一种制造半导体器件的方法，以完全围绕每个通道与栅极并且完全控制通道中的载体以改善栅极的控制性能。 第一有源区通过N型杂质注入形成在半导体衬底的第一区域中。 第二有源区通过P型杂质注入形成在半导体衬底的第二区域中。 第一下部外延硅层形成在第一有源区上。 第二下部外延硅层形成在第二有源区上。 栅极氧化膜形成在第一和第二下部外延硅的侧壁中。 栅电极形成在栅极氧化膜的侧壁中。 第三有源区形成在第一下部外延硅层的上部。 第四有源区形成在第二下部外延硅层的上部。 多个接触金属连接到第一，第二，第三，第四有源区和栅电极。
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公开(公告)号：KR101865889B1
公开(公告)日：2018-06-11
申请号：KR1020160161575
申请日：2016-11-30
Applicant: 한국과학기술원
Abstract: 본발명은비냉각형적외선센서픽셀의 3차원구조에관한것으로, 비냉각형적외선센서를구성하는픽셀의구조에있어서, 기판; 상기기판상에설치된지지기둥; 상기지지기둥에일단이연결된연결레그; 및상기연결레그의타단이연결되어상기기판으로부터공중으로이격되어위치하는적외선감지부를포함하여구성되며, 상기연결레그는상기적외선감지부의양쪽에 2개가연결되고, 상기 2개의연결레그는각각다른지지기둥에연결되며, 상기연결레그가연결된 2개의지지기둥중에적어도하나는인접한다른픽셀의적외선감지부에일단이연결된연결레그의타단이함께연결된것을특징으로한다. 본발명은, 지지기둥을인접한픽셀에서공유하여사용함으로써, 지지기둥의면적을좁히지않아서지지기둥의기계적안정성은유지하는상태로각 픽셀에서지지기둥이차지하는면적을줄일수 있는효과가있다. 또한, 각픽셀에서지지기둥이차지하는면적을줄여적외선감지부의면적을넓힘으로써, 적외선센서의분해능과성능이향상되고, 나아가웨이퍼당 칩의개수를더 많이획득하게되어제품의가격경쟁력을높일수 있는효과가있다.
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公开(公告)号：KR101487746B1
公开(公告)日：2015-02-04
申请号：KR1020140014399
申请日：2014-02-07
Applicant: 한국과학기술원
IPC: H01L27/115
CPC classification number: H01L27/11551
Abstract: 본 발명의 일 형태에 따른 3차원 구조의 비휘발성 메모리 소자는 기판 및 상기 기판 상으로 상향 신장되며 제 1 도전형의 불순물이 도핑된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 구비하는, 상기 적어도 하나의 낸드 스트링을 포함한다. 상기 기판은, 상기 적어도 하나의 반도체 기둥과 접하며, 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된, LDD 영역; 및 상기 반도체 기둥과 접하지 않도록 상기 반도체 기둥과 이격되면서, 상기 LDD 영역의 일부를 둘러싸며, 제 2 도전형의 불순물이 도핑된, 소오스 영역;을 포함하며, 상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮다.
Abstract translation: 根据本发明的一个方面的三维非易失性存储器件包括：至少一个NAND串，其包括衬底，至少一个在衬底上向上延伸并且掺杂有第一导电类型杂质的半导体柱，以及 沿着半导体柱串联连接的多个存储单元。 衬底包括接触半导体柱并且掺杂有与第一导电类型相反的第二导电类型杂质的LDD区; 以及与半导体柱分离以便不接触半导体柱的源极区域，围绕LDD区域的一部分以及掺杂有第二导电型杂质的源极区域。 LDD区中的第二导电型杂质的浓度低于源极区中的第二导电型杂质的浓度。
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