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公开(公告)号：KR102042820B1
公开(公告)日：2019-11-08
申请号：KR1020180040247
申请日：2018-04-06
Applicant: 한국과학기술원
IPC: H01L21/8228 , H01L21/8234 , H01L21/8238 , H01L29/423
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公开(公告)号：KR101936123B1
公开(公告)日：2019-01-08
申请号：KR1020170064084
申请日：2017-05-24
Applicant: 한국과학기술원
IPC: H01L21/3215 , H01L21/02 , H01L21/3205
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公开(公告)号：KR1020170078296A
公开(公告)日：2017-07-07
申请号：KR1020150188666
申请日：2015-12-29
Applicant: 한국과학기술원
IPC: H01L31/107 , H01L31/103 , H01L31/0216
Abstract: 광효율성능과잡음성능을개선할수 있는실리콘광증배소자가제공된다. 본발명의일 실시예에따른실리콘광증배소자는기판에형성된복수개의아발란치포토다이오드(avalanche photodiode) 구조체; 및상기복수개의아발란치포토다이오드구조체사이에각각배치되어하나의아발란치포토다이오드구조체에서발생하는 2차광자가인접한아발란치포토다이오드구조체로이동하는것을차단하되아발란치포토다이오드의리셋(reset)을위한억제저항(quenching resistance)을제공할수 있는, 다크카운터저감및 억제저항통합구조체;를포함한다.
Abstract translation: 提供硅光声辐射器以提高光学效率和噪音性能。 根据本发明的实施例，一种硅光电二极管设置有形成在衬底上的多个雪崩光电二极管结构; 发生在结构雪崩光电二极管结构和但它们分别设置在一个雪崩光电二极管哦次级光移动到邻近自所述多个雪崩光电二极管结构块之间啊重置雪崩光电二极管（ 以及能够提供用于复位的抗猝灭性的暗计数器减少和抑制电阻集成结构。
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公开(公告)号：KR101942015B1
公开(公告)日：2019-01-24
申请号：KR1020170139451
申请日：2017-10-25
Applicant: 한국과학기술원
IPC: H01L31/0352 , H01L31/0216 , H01L31/0236 , H01L31/18
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公开(公告)号：KR100969947B1
公开(公告)日：2010-07-14
申请号：KR1020080078663
申请日：2008-08-11
Applicant: 한국과학기술원
IPC: H01L21/027
Abstract: 본 발명에서, 우수한 정밀도의 웨이퍼 얼라인먼트를 수행할 수 있는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법을 개시한다. 본 발명에 따른 방법은, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 층 웨이퍼와 본딩하는 단계; j) 상부 층 웨이퍼 상으로 상부 층 트랜지스터를 형성하기 위하여 포토 마스크를 놓고 웨이퍼 얼라인먼트를 형성하는 단계; k) 상부 층 웨이퍼를 패터닝하는 단계로 이루어진 것을 특징으로 한다.
3차원, 집적화, 트랜지스터, 웨이퍼, 본딩, 얼라인먼트-
Patent Agency Ranking
公开(公告)号：KR101763865B1
公开(公告)日：2017-08-01
申请号：KR1020150188666
申请日：2015-12-29
Applicant: 한국과학기술원
IPC: H01L31/107 , H01L31/103 , H01L31/0216
Abstract: 광효율성능과잡음성능을개선할수 있는실리콘광증배소자가제공된다. 본발명의일 실시예에따른실리콘광증배소자는기판에형성된복수개의아발란치포토다이오드(avalanche photodiode) 구조체; 및상기복수개의아발란치포토다이오드구조체사이에각각배치되어하나의아발란치포토다이오드구조체에서발생하는 2차광자가인접한아발란치포토다이오드구조체로이동하는것을차단하되아발란치포토다이오드의리셋(reset)을위한억제저항(quenching resistance)을제공할수 있는, 다크카운터저감및 억제저항통합구조체;를포함한다.
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公开(公告)号：KR101052290B1
公开(公告)日：2011-07-27
申请号：KR1020080124581
申请日：2008-12-09
Applicant: 한국과학기술원
IPC: H01L21/027 , H01L21/336
Abstract: 본 발명은 광을 이용한 리쏘그라피 및 에칭을 이용하여 수 ㎛이하의 지름을 갖는 각진 기둥형상의 반도체 필라를 제조하는 방법에 관한 것이다. 상세하게, 본 발명의 제조방법은 e-빔, 이온빔 리쏘그라피등을 사용하지 않고 광 리쏘그라피 및 에칭을 이용하여 반도체 기판에 3차원의 다각 기둥형상의 필라를 제조하며, 반도체 필라의 형상, 크기, 필라의 표면을 형성하는 면들이 제어가능하며, 원자적으로 잘 규정된 결정학적 면들로 필라의 표면이 형성되며, 저비용으로 짧은 시간에 대량 제조 가능한 반도체 필라의 제조방법에 관한 것이다.
반도체, 필라(pillar), 광 리쏘그라피, 에칭, 전계효과트랜지스터, 수직구조, 핀구조-
公开(公告)号：KR1020100065974A
公开(公告)日：2010-06-17
申请号：KR1020080124581
申请日：2008-12-09
Applicant: 한국과학기술원
IPC: H01L21/027 , H01L21/336
CPC classification number: G03F7/70466 , H01L21/0274 , H01L21/308 , H01L21/823431
Abstract: PURPOSE: A fabrication method of a semiconductor pillar and a field effect transistor having the semiconductor pillar are provided to manufacture a rectangular pillar of 3D in a semiconductor substrate by using light lithography and etching. CONSTITUTION: A sensitizer is coated on a semiconductor single crystal substrate(110) and a first exposure and a development process is performed by using a first mask. A substrate is etched firstly by using a sensitizer pattern which is obtained by a first development. The sensitizer is coated on a substrate which is etched firstly and the second exposure and development by using a second mark. The substrate is etched by using a sensitizer pattern which is obtained by a second development as the second etch mask secondarily.
Abstract translation: 目的：提供具有半导体柱的半导体柱和场效应晶体管的制造方法，以通过使用光刻和蚀刻在半导体衬底中制造3D矩形柱。 构成：将敏化剂涂覆在半导体单晶衬底（110）上，并通过使用第一掩模进行第一曝光和显影处理。 首先通过使用通过第一显影获得的敏化剂图案来蚀刻基板。 将敏化剂涂覆在首先蚀刻的基底上，并且通过使用第二标记进行第二曝光和显影。 通过使用通过第二显影获得的敏化剂图案作为第二蚀刻掩模来对基底进行蚀刻。
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公开(公告)号：KR100870973B1
公开(公告)日：2008-12-01
申请号：KR1020070088816
申请日：2007-09-03
Applicant: 한국과학기술원
Inventor： 설우석
CPC classification number: H01L24/05 , H01L2224/04042 , H01L2224/05093 , H01L2224/48463 , H01L2924/3025 , H01L2924/00
Abstract: The semiconductor package having a pad is provided to reduce the leakage of the inputted high frequency signal. The semiconductor package having a pad comprises the deep N-well regions(Deep N-Well Region, 220), N + domains(the N+ Region, and 230a or 230b), the ground(Ground) part(240a or 240b), the element isolation region(Shallow Trench Isolation Region, STI Region, 250), the signal(Signal) input unit(260) and IMD layer(Inter Metal Dielectric layer, IMD layer, 270). The deep N-well region is formed within the semiconductor layer(210). The N + region is formed on the deep N-well region. The element isolation region is formed on the deep N-well region The ground portion is formed on the N + region and comprises the grounding pad(242), and is separated with N + region. The signal input part is formed on the element isolation region and comprises the signal pad(262). The IMD layer is formed on the semiconductor layer by burying the signal input part and ground portion to expose the grounding pad and signal pad to the surface.
Abstract translation: 提供具有焊盘的半导体封装以减少输入的高频信号的泄漏。 具有衬垫的半导体封装包括深N阱区（深N阱区，220），N +畴（N +区和230a或230b），接地（接地）部分（240a或240b）， 元件隔离区域（浅沟槽隔离区域，STI区域250），信号（信号）输入单元（260）和IMD层（金属介电层，IMD层，270）。 深N阱区域形成在半导体层（210）内。 在深N区形成N +区。 元件隔离区域形成在深N阱区域上。接地部分形成在N +区域上，并包括接地焊盘（242），并与N +区域分离。 信号输入部分形成在元件隔离区上并包括信号焊盘（262）。 IMD层通过埋入信号输入部分和接地部分而形成在半导体层上，以将接地焊盘和信号焊盘暴露于表面。
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公开(公告)号：KR101936193B1
公开(公告)日：2019-01-08
申请号：KR1020170125541
申请日：2017-09-27
Applicant: 한국과학기술원
IPC: H01L31/107 , H01L31/18
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