公开(公告)号：WO2018221753A1

公开(公告)日：2018-12-06

申请号：PCT/KR2017/005569

申请日：2017-05-29

Applicant: 한국과학기술원

Inventor： 오재섭 ,  강민호 ,  이완규 ,  임성규 ,  김영수 ,  황욱중

IPC: B81B7/02 ,  B81C1/00

CPC classification number: B81B7/02 ,  B81C1/00

Abstract: 비정질탄소막을 희생층으로 이용한 멤스 디바이스 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따르면, 하부 구조체; 상기 하부 구조체의 상부로 이격되어 배치된 멤스 구조체; 상기 하부 구조체와 상기 멤스 구조체를 전기적으로 연결하는 전기적 연결 구조체; 및 상기 멤스 구조체의 상부로 이격되어 배치되는 플레이트부와 상기 플레이트부로부터 상기 멤스 구조체로 연장되는 비어 연결부를 구비하는 광흡수 구조체;를 포함하는, 멤스 디바이스를 제공한다.

公开(公告)号：WO2016035925A1

公开(公告)日：2016-03-10

申请号：PCT/KR2014/010153

申请日：2014-10-28

Applicant: 한국과학기술원

Inventor： 김정우 ,  이완규 ,  전호승

IPC: H01L21/336

CPC classification number: H01L21/02639 ,  B82Y10/00 ,  H01L21/02603 ,  H01L29/0673 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/78696

Abstract: 본 발명은 수평 방향의 단결정 나노선을 형성하는 공정의 기술 난이도 및 제조비용을 낮추기 위한 반도체 장치의 제조방법을 위하여, 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 단계, 상기 제 1 영역의 기판 위에 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계, 상기 제 1 영역에 인접한 부위의 기판 표면을 노출시키는 단계, 노출된 기판 표면으로부터 선택적 단결정 성장이 일어나는 단계, 식각공정을 통해 상기 제 1 영역 내에서는 자가정렬(Self-aligned)방식으로 나노선을 형성하고 제 1 영역 밖에서는 제 2 영역의 배선에 필요한 부위를 제외한 나머지 영역의 단결정 성장층을 제거하는 단계를 포함하는, 반도체 장치의 제조방법을 제공한다.

Abstract translation: 本发明提供一种用于降低形成水平单晶纳米线的工艺的技术难点和制造成本的半导体器件制造方法，所述半导体器件制造方法包括以下步骤：制备包括第一区域和第二区域的衬底; 确定在所述第一区域的所述基板上形成纳米线的位置，并且设置要填充所述纳米线的空白空间; 暴露与第一区域相邻的部分的基板表面; 从暴露的基底表面引起选择性单晶生长; 以及通过在第一区域内的蚀刻工艺通过自对准方法形成纳米线，并且从第一区域的外部除去除了第二区域的布线所需的部分之外的剩余区域的单晶生长层。

公开(公告)号：WO2022139088A1

公开(公告)日：2022-06-30

申请号：PCT/KR2021/007839

申请日：2021-06-22

Applicant: 한국과학기술원

Inventor： 이완규

IPC: H01L29/66 ,  H01L29/872

Abstract: 본 발명은 반도체 기판; 상기 반도체 기판 상에 형성되되 관통홀을 구비하는 절연막; 상기 관통홀을 충전하면서 상기 절연막 상에 형성된 쇼트키 금속 패턴; 및 상기 쇼트키 금속 패턴과 상기 반도체 기판 사이의 상기 절연막 중 일부를 제거하여 형성된 공간으로 구성된 에어 브릿지;를 포함하는, 쇼트키 배리어 다이오드 수동소자를 제공한다.

公开(公告)号：WO2017200199A1

公开(公告)日：2017-11-23

申请号：PCT/KR2017/003406

申请日：2017-03-29

Applicant: 한국과학기술원

Inventor： 오재섭 ,  이완규 ,  강민호

IPC: B81C1/00

CPC classification number: B81C1/00

Abstract: 본 발명은 멤스 디바이스 제조 방법 및 이에 의해 제조되는 멤스 디바이스에 관한 것으로, 보다 상세하게는 구조물 절연막을 이용한 보이드 패턴의 형성 후, 희생층을 증착함으로써, CMOS 호환성 있는 공정에 의해 종래와 같은 하부 전극의 박리 현상이 전혀 발생되지 않으며, 스핀 온 절연막(SOD) 또는 스핀 온 글래스(SOG)를 통한 스핀 증착에 따라 하부 패턴에 영향을 받지 않으면서 평탄화가 가능하며, 비아홀의 형성시, 클리닝(cleaning) 공정을 더 수행하여 후속 증착 공정에서의 오염을 원천적으로 방지할 수 있는 멤스 디바이스 제조 방법 및 이에 의해 제조되는 멤스 디바이스에 관한 것이다.

Abstract translation:

本发明的MEMS器件的制造方法，并且，这涉及到由制造的MEMS装置，更具体地后，使用该绝缘膜的结构的空隙图案的形成中，通过沉积牺牲层，CMOS兼容工艺，其 根据通过旋涂绝缘膜（SOD）或旋涂玻璃（SOG）的旋涂沉积，下电极可以被平面化而不受下层图案的影响， 本发明涉及一种制造MEMS器件的方法和通过该方法制造的MEMS器件，其可以通过进一步执行清洁工艺来防止后续沉积工艺中的污染。

公开(公告)号：WO2013054958A1

公开(公告)日：2013-04-18

申请号：PCT/KR2011/007629

申请日：2011-10-13

Applicant: 한국과학기술원 ,  이완규 ,  김정우

Inventor： 이완규 ,  김정우

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L27/11575 ,  H01L29/66833 ,  H01L29/7926

Abstract: 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩이 제공된다. 비휘발성 메모리 소자에 따르면, 적어도 하나의 낸드 스트링은 기판 상에 제된다. 상기 적어도 하나의 낸드 스트링은 상기 기판 상으로 상향 신장된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 포함한다. 상기 적어도 하나의 반도체 기둥은 각 낸드 스트링 내에 적어도 하나의 측방향 확장부를 포함한다.

Abstract translation: 提供具有三维结构的非易失性存储器件，其制造方法和存储器芯片。 在非易失性存储器件中，在衬底上提供至少一个NAND串。 至少一个NAND串包括至少一个向衬底向上延伸的半导体柱和沿着该至少一个半导体柱串联连接的多个存储单元。 至少一个半导体柱包括在每个NAND串内的至少一个横向扩展部分。

公开(公告)号：WO2010018912A1

公开(公告)日：2010-02-18

申请号：PCT/KR2009/002095

申请日：2009-04-22

Applicant: 한국과학기술원 ,  이완규

Inventor： 이완규

IPC: H01L29/78

CPC classification number: H01L29/7827 ,  H01L29/66666

Abstract: 본 발명에서 수직 트랜지스터의 스위치 특성과 수직 트랜지스터의 성능을 월등히 향상시킬 수 있는 수직 트랜지스터 소오스(또는 드레인)와 벌크 영역 내의 트랩 전하를 완전히 제거하기 위한 방법을 개시한다. 본 발명에 따른 방법은, a) 기판의 전면에 소오스/채널/드레인 형성을 위한 불순물을 주입하고, 불순물을 활성화하는 단계; b) 상기 기판의 전면에 감광막 패턴과 건식 식각법을 이용하여 수직 트랜지스터 형성용 필러(pillar) 또는 실리콘 기둥을 형성하는 단계; c) 상기 기판의 전면에 산화막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; d) 상기 산화막을 건식 식각 법으로 에치백(etchback) 하고, 기판의 전면에 게이트 산화막을 적정두께로 성장시킨 후, 드레인이 노출되는 단계까지 etchback 하여 게이트 전극을 형성하는 단계; e) 산화막 이나 질화막을 증착 하고 CMP 공정으로 광역 평탄화하고, 콘택 홀을 형성하는 단계; f) etchback하여 콘택 금속을 형성하고, 감광막 패턴과 건식 식각법을 이용하여 금속층을 형성하는 단계로 이루어진다.

Abstract translation: 本发明涉及一种完全消除来自垂直晶体管的源极（或漏极）和体区的电荷陷阱的方法，以便显着提高开关特性及其性能。 根据本发明的方法包括以下步骤： a）将杂质施加到基板的前部以形成源极/沟道/漏极并且杂质被激活的步骤; b）通过使用光致抗蚀剂图案和干蚀刻方法在所述基板的前面建立柱或硅极的步骤; c）使用CVD法在所述基板的前面沉积氧化物的步骤，以及使用所述CMP方法建立宽均匀性的步骤; d）通过蚀刻形成栅极端子直到漏极暴露的步骤; e）沉积氧化物或氮化物膜的步骤，建立广泛的均匀性，并且使用CMP工艺建立接触孔，以及f）通过使用光致抗蚀剂蚀刻并建立金属层来建立接触金属的步骤 图案和干蚀刻方法。

公开(公告)号：KR101959754B1

公开(公告)日：2019-03-19

申请号：KR1020180023871

申请日：2018-02-27

Applicant: 한국과학기술원

Inventor： 이완규 ,  전호승

IPC: H01L31/09 ,  H01L31/20 ,  H01L31/18

公开(公告)号：KR1020170001074A

公开(公告)日：2017-01-04

申请号：KR1020150090508

申请日：2015-06-25

Applicant: 한국과학기술원

Inventor： 오재섭 ,  이완규 ,  전호승 ,  조규성 ,  김명수

IPC: G01T1/161 ,  G01T1/24 ,  A61B6/00

Abstract: 본발명은 SOI(semiconductor-on-insulator) 기판을준비하는단계; 스티칭(stitching) 공정을이용하여상기 SOI 기판상에복수개의픽셀형이미지센서를형성하는단계; 상기복수개의픽셀형이미지센서상에 PDMS(polydimethylsiloxane)층을형성하고, 선택적식각(dicing-by-trench) 공정을이용하여상기 SOI 기판의적어도일부를제거함으로써스탬프를형성하는단계; 상기스탬프의적어도일면상에유연기판을결합하는단계; 및상기스탬프의일부인상기 PDMS층을제거하고, 상기 PDMS층과대응되는영역에섬광체를형성하는단계;를포함하는, 플렉서블반도체방사선검출기의제조방법, 이를이용하여구현한플렉서블반도체방사선검출기및 이를포함하는방사선영상장치를제공한다.

公开(公告)号：KR1020100019909A

公开(公告)日：2010-02-19

申请号：KR1020080078664

申请日：2008-08-11

Applicant: 한국과학기술원

Inventor： 이완규

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L29/66666

Abstract: PURPOSE: A method for completely removing trapped charges in the source(or drain) and bulk region of vertical transistors is provided to improve the performance of a vertical transistor by improving a switch characteristic of the vertical transistor. CONSTITUTION: Impurity is inserted in the front of substrate. Impurity is activated through rapid thermal processing. The filler or a silicon pillar for the vertical transistor formation is formed in the front side of wafer. The deposited oxide film is planarized on the substrate through chemical mechanical polishing(S911). The oxide film is etched back by dry etching(S929). The thermal oxide film is grown up in the front of substrate(S931). The gate electrode is formed in the front of substrate(S935). The deposited oxide film or nitride film is planarized in the front of substrate with the CMP process(S937). The contact hole is formed in the gate electrode/source/drain region(S947). The contact metal is formed on the contact hole(S951). The metal layer is formed in the front of substrate(S953).

Abstract translation: 目的：提供一种完全去除垂直晶体管源极（或漏极）和体区域中捕获的电荷的方法，以通过改善垂直晶体管的开关特性来提高垂直晶体管的性能。 构成：将杂质插入基片的前面。 杂质通过快速热处理激活。 用于垂直晶体管形成的填料或硅柱形成在晶片的正面。 沉积的氧化膜通过化学机械抛光在基板上平坦化（S911）。 通过干法蚀刻来回蚀氧化膜（S929）。 热氧化膜在基板的前面长大（S931）。 栅电极形成在基板的前面（S935）。 沉积的氧化物膜或氮化物膜在CMP工艺的基板的前部被平坦化（S937）。 接触孔形成在栅电极/源/漏区（S947）中。 接触金属形成在接触孔上（S951）。 金属层形成在基板的前面（S953）。

公开(公告)号：KR1020100019908A

公开(公告)日：2010-02-19

申请号：KR1020080078663

申请日：2008-08-11

Applicant: 한국과학기술원

Inventor： 이완규 ,  설우석

IPC: H01L21/027

CPC classification number: H01L21/76802 ,  G03F9/7076 ,  G03F9/708 ,  H01L23/544 ,  H01L2223/54426

Abstract: PURPOSE: A wafer alignment method regardless of thickness and under-layer structure in 3-dimensional ic integration is provided to obtain direct economical effect by simplifying the steps of process. CONSTITUTION: A PMD oxide film is formed on a lower layer substrate by a chemical mechanical polishing(S601). The contact is formed through an etch back process(S603). The first metal wiring is formed in the front of the lower layer substrate(S605). The through via hole is formed in the front of the lower layer substrate(S609). The second metal wiring is formed in the front of the lower layer substrate(S611). The nitride film or the oxide film is laminated in the front of the lower layer substrate(S615). The lower layer substrate is bonded with the upper layer wafer(S617). The wafer alignment is formed on the upper layer wafer(S621). The upper layer wafer is patterned(S623). The three-dimensional integrated circuit is integrated(S625).

Abstract translation: 目的：提供三维IC集成中的厚度和下层结构的晶圆对准方法，通过简化工艺步骤获得直接的经济效果。 构成：通过化学机械抛光在下层基板上形成PMD氧化膜（S601）。 通过回蚀处理形成接触（S603）。 第一金属布线形成在下层基板的前面（S605）。 贯通孔形成在下层基板的前方（S609）。 第二金属布线形成在下层基板的前面（S611）。 氮化物膜或氧化膜层压在下层基板的前面（S615）。 下层基板与上层晶片接合（S617）。 在上层晶片上形成晶片对准（S621）。 对上层晶片进行图案化（S623）。 集成了三维集成电路（S625）。