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公开(公告)号：KR100420070B1
公开(公告)日：2004-02-25
申请号：KR1020020005910
申请日：2002-02-01
Applicant: 한국과학기술원
Inventor： 이종호
Abstract: PURPOSE: A dual-gate flash memory device and its manufacturing method are provided to improve the scaling down characteristic of conventional MOS flash memory devices and memory characteristic. CONSTITUTION: A well-type Fin active region(4) having a width of less than 100nm is formed on a bulk silicon wafer(2b) that do not occur a floating body effect and a thermal conductive problem. A tunneling oxide layer(12) is formed on the sidewall. A floating electrode(32) for storing charges is formed.
Abstract translation: 目的：提供一种双栅极闪存装置及其制造方法，以改善传统MOS闪存装置的缩小特性和存储特性。 构成：在体硅晶片（2b）上形成宽度小于100nm的阱型有源区（4），其不会产生浮体效应和导热问题。 隧道氧化层（12）形成在侧壁上。 形成用于存储电荷的浮动电极（32）。
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公开(公告)号：KR1020020079267A
公开(公告)日：2002-10-19
申请号：KR1020010020056
申请日：2001-04-14
IPC: H01L29/78
Abstract: PURPOSE: A method for fabricating a minimum channel MOS device is provided to form a thin inversion layer under a sidewall by using an insulating material having a high dielectric constant as the sidewall. CONSTITUTION: An oxide layer(402) is formed on a surface of a p-substrate(401). An n+ polysilicon is defined as a gate(404) by using a minimum patterning technique. A sidewall(406) is formed on an upper face of the p-substrate(401) and sides of the gate(404) and the oxide layer(402) by using an insulating material having a high dielectric constant. A p0 halo region is formed in the p-substrate(401) by implanting p0 halo ions into the p-substrate(401). A source/drain region is formed on the p-substrate(401) by implanting n+ ions into the p-substrate(401).
Abstract translation: 目的：提供一种制造最小沟道MOS器件的方法，通过使用具有高介电常数的绝缘材料作为侧壁在侧壁下形成薄的反转层。 构成：在p基板（401）的表面上形成氧化物层（402）。 通过使用最小图案化技术将n +多晶硅定义为栅极（404）。 通过使用具有高介电常数的绝缘材料，在p基板（401）的上表面和栅极（404）的侧面和氧化物层（402）上形成侧壁（406）。 通过将p0卤素离子注入到p-衬底（401）中，在p-衬底（401）中形成p0晕区。 通过将n +离子注入到p-衬底（401）中，在p衬底（401）上形成源/漏区。
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公开(公告)号：KR100350239B1
公开(公告)日：2002-08-27
申请号：KR1020000083710
申请日：2000-12-28
Applicant: 한국과학기술원
IPC: H05K1/05
Abstract: 본 발명은 집적 시스템을 위한 기판(또는 웨이퍼) 구조 및 그 제조 방법에 관한 것이다. 보다 상세하게는 SAW와 같은 수동 소자와 능동 소자를 하나의 칩에 집적화시키기 위한 기판 구조와 집적화시키는 제조방법에 관한 것이다.
기존의 SOI나 SOG 기판 구조는 기판이 단순히 절연성만 가지고 있어 트랜지스터나 다이오드의 고주파 성능만을 개선하는 역할만 하고 있으며, 그 기판에 SAW 소자를 제작하기에는 어려움이 많았다.
이에, 본 발명은 절연성과 압전성을 동시에 갖는 단결정 기판 상에 비정질 산화막을 형성하고 그 위에 단결정 실리콘막을 형성하여 하나의 기판에 능동소자(트랜지스터 및 다이오우드)와 고성능 SAW 소자를 제작할 수 있는 기판 구조와 이를 바탕으로 상기 기판에 트랜지스터와 SAW 소자를 집적화하는 집적 시스템을 위한 기판 구조 및 그 제조방법이 제시된다.
따라서, 본 발명은 기존의 기판 구조에 비해 휠씬 단순할 뿐만 아니라 공정상의 복잡도나 소자의 수율을 향상시킬 수 있어 경제적이고 신뢰성이 더욱 크다고 할 수 있다. 또한, 기생성분의 감소에 의한 성능의 향상을 얻을 수 있다.-
公开(公告)号：KR100343431B1
公开(公告)日：2002-07-11
申请号：KR1020000052039
申请日：2000-09-04
Applicant: 한국과학기술원
IPC: H01L29/78
Abstract: 본 발명은, p형 반도체 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와; 상기 결과물 전면에 분리용 절연막을 형성하는 단계와; 상기 분리용 절연막 상에 상기 반도체 기판 및 상기 주게이트보다 작은 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와; 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와; n형 소오스/드레인을 각각 형성하는 단계와; 상기 소오스와 이에 인접하는 상기 측면게이트 및/또는 상기 드레인과 이에 인접하는 상기 측면게이트를 각각 전기적으로 연결시키는 도전막 패턴을 상기 결과물 상에 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 바이어스가 가해지지 않은 상태에서도 실리콘 기판에 반전층이 형성되어 이 얇은 반전층이 소오스/드레인 역할을 하게 되서 단채널 효과가 줄어들며 낮은 기판농도로 인해 채널에서의 캐리어의 이동도가 증가된다.
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公开(公告)号：KR1020020055474A
公开(公告)日：2002-07-09
申请号：KR1020000083710
申请日：2000-12-28
Applicant: 한국과학기술원
IPC: H05K1/05
CPC classification number: H05K1/05 , H05K1/181 , H05K2201/0162
Abstract: PURPOSE: A circuit structure for an integration system is provided capable of integrating an active device, for examples transistor and diode, along with a high performance SAW device having a high stability(Q) by using a presented integration circuit process. CONSTITUTION: A circuit board is divided into a device area(a) and a SAW area(b). An amorphous insulation film(20) is deposited on a mono crystallized circuit board(10). An active area(30) is defined at a desired portion on the amorphous insulation film(20). A first insulation film(40) is stacked in a rest area for insulation. A second insulation film(60) is formed on the first insulation film(40) to insulate a first metal layer from a device. A gate electrode(50) is formed on the active area(30). A first metal layer pattern(70) is coated on a contact portion in which the second insulation film(60) is etched. A third insulation film(80) is formed on an entire surface of the first metal film pattern. A second metal film pattern(90) is formed on a via-contact portion coming in contact with the first metal film pattern(70) and on the mono crystallized circuit board(10).
Abstract translation: 目的：提供一种用于集成系统的电路结构，其能够通过使用所提出的积分电路过程来集成有源器件，例如晶体管和二极管以及具有高稳定性（Q）的高性能SAW器件。 构成：电路板分为器件区域（a）和SAW区域（b）。 非晶绝缘膜（20）沉积在单晶结晶电路板（10）上。 活性区域（30）限定在非晶绝缘膜（20）上的期望部分。 第一绝缘膜（40）堆叠在休息区域中用于绝缘。 在第一绝缘膜（40）上形成第二绝缘膜（60）以使第一金属层与器件绝缘。 在有源区（30）上形成栅电极（50）。 第一金属层图案（70）涂覆在蚀刻第二绝缘膜（60）的接触部分上。 在第一金属膜图案的整个表面上形成第三绝缘膜（80）。 在与第一金属膜图案（70）接触的通孔接触部分和单结晶电路板（10）上形成第二金属膜图案（90）。
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Patent Agency Ranking
公开(公告)号：KR100271211B1
公开(公告)日：2000-12-01
申请号：KR1019980028534
申请日：1998-07-15
Applicant: 한국과학기술원
IPC: H01L21/336 , B82Y40/00
CPC classification number: B82Y10/00 , H01L21/28273 , H01L29/42324 , H01L29/66825 , H01L29/7883 , Y10S438/962
Abstract: 본 발명은 그레인 경계에서 식각비와 산화비가 증가하는 현상을 이용하여 고속 저전력소자에 이용되는 비휘발성 기억소자를 형성하는 방법에 관한 것으로서, 원하는 크기의 나노결정을 아주 균일하고 재현성이 높게 고밀도로 형성하기 위한 방법을 제공하는 데 그 목적이 있다.
본 발명에서는 아주 얇은 비정질실리콘 연속막을 형성하고 그 위에 산화막을 형성한 후 열처리 및 산화를 통해 다결정화한 다음, 산화막을 제거하고 세코식각 또는 라이트식각을 수행함으로써, 비휘발성 기억소자를 형성한다. 이때, 그레인 경계를 통한 식각비 증가를 이용하여 나노결정을 균일하게 고밀도로 형성한다. 또한, 아주 얇은 비정질실리콘 연속막을 형성한 후 열처리 및 산화를 통해 다결정화한 다음, 산화막을 제거한 후 다시 산화시킴으로써, 그레인 경계를 통한 산화비 증가를 이용하는 방법으로 비휘발성 기억소자를 형성할 수도 있다.-
公开(公告)号：KR101684182B1
公开(公告)日：2016-12-07
申请号：KR1020150143399
申请日：2015-10-14
IPC: H02P21/13
CPC classification number: H02P6/08 , G05B13/025 , H02P21/0003 , H02P21/13
Abstract: 본발명은모터제어기의외란보상시스템에관한것으로서, 더욱상세하게는영구자석형동기모터의작동안정성을보장하는동시에노이즈를감소시킬수 있는모터제어기의외란보상시스템에관한것이다. 이를위해, 본발명은모터에대한전류명령치와모터의실제출력전류간의차이를고려하여, 모터에입력전압을인가하는컨트롤러와; 상기컨트롤러로부터의입력전압에따른모터출력전류를출력하는모터모델부와; 상기모터모델부의역모델로구축되어, 컷오프주파수를이용한는미분을통하여전류노이즈를제거하는외란관측부와; 상기외란관측부에서추정된외란을기반으로외란보상량을결정하는외란보상량결정부; 를포함하여구성된것을특징으로하는모터제어기의외란보상시스템을제공한다.
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公开(公告)号：KR101429713B1
公开(公告)日：2014-09-25
申请号：KR1020080044665
申请日：2008-05-14
IPC: H04B7/04
CPC classification number: H04L25/03203 , H04L25/03191 , H04L25/0328 , H04L25/03343 , H04L2025/03426
Abstract: 본 발명에 따른 다중 사용자 다중 안테나 통신 시스템에서 백터 퍼터베이션에 기반한 저 복잡도 프리코딩 방법은 후보 심볼의 누적가지 메트릭의 기준값을 결정하는 단계; 결정된 후보 심볼의 누적가지 메트릭의 기준값을 초과하는 누적가지 메트릭 값을 갖는 후보를 제거함과 함께 후보 심볼의 누적가지 메트릭의 기준값을 초과하지 않는 후보 심볼의 누적가지 메트릭 값을 엔트리로 등록하는 단계; 및 엔트리로 등록된 후보 심볼의 누적가지 메트릭 값 중 가장 작은 후보 심볼의 누적가지 메트릭 값을 선택하는 단계를 포함하는 것으로 기존에 사용된 Sphere Encoding 기법과 비교 하여 낮은 복잡도를 가지면서 성능은 유사한 이점이 있다.
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公开(公告)号：KR1020080105822A
公开(公告)日：2008-12-04
申请号：KR1020070053889
申请日：2007-06-01
CPC classification number: H04B7/0413 , H04L1/0668 , H04L27/2628 , H04L27/265
Abstract: An apparatus and a method for transmitting and receiving a signal in a MIMO(Multiple Input Multiple Output) broadband wireless communication system are provided to increase the gain of diversity in an MIMO broadband wireless communication system. A transmitting apparatus in an MIMO broadband wireless communication system comprises: a first encoder(240-1) which Alamouti-encodes complex symbols of Nc/n number, which are to be transmitted through a pair of first antennas, repeatedly n times; a second encoder(240-2) which Alamouti-encodes complex symbols of Nc/n number, which are to be transmitted through a pair of second antennas, repeatedly n times; and plural RF(Radio Frequency) transmitters(260-1 to 260-4) which transmits Alamouti-encoded complex symbols which are mapped on subcarrier of Nc number.
Abstract translation: 提供了一种用于在MIMO（多输入多输出）宽带无线通信系统中发送和接收信号的装置和方法，以增加MIMO宽带无线通信系统中的分集增益。 MIMO宽带无线通信系统中的发送装置包括：对要通过一对第一天线发送的Nc / n个数的复数符号重复n次的第一编码器（240-1） 对通过一对第二天线发送的Nc / n号复数符号进行复数n次编码的第二编码器（240-2）; 以及发送映射在Nc个子载波上的Alamouti编码的复符号的多个RF（射频）发射机（260-1〜260-4）。
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公开(公告)号：KR1020030065864A
公开(公告)日：2003-08-09
申请号：KR1020020005910
申请日：2002-02-01
Applicant: 한국과학기술원
Inventor： 이종호
Abstract: PURPOSE: A dual-gate flash memory device and its manufacturing method are provided to improve the scaling down characteristic of conventional MOS flash memory devices and memory characteristic. CONSTITUTION: A well-type Fin active region(4) having a width of less than 100nm is formed on a bulk silicon wafer(2b) that do not occur a floating body effect and a thermal conductive problem. A tunneling oxide layer(12) is formed on the sidewall. A floating electrode(32) for storing charges is formed.
Abstract translation: 目的：提供双栅闪存器件及其制造方法，以提高传统MOS闪存器件的缩小特性和存储器特性。 构成：在不产生浮体效应和导热问题的体硅晶片（2b）上形成宽度小于100nm的阱型Fin有源区（4）。 在侧壁上形成隧道氧化物层（12）。 形成用于存储电荷的浮动电极（32）。
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