公开(公告)号：KR100409435B1

公开(公告)日：2003-12-18

申请号：KR1020020024990

申请日：2002-05-07

Applicant: 한국전자통신연구원

Inventor： 임정욱 ,  송영주 ,  심규환 ,  강진영

IPC: H01L21/335

Abstract: PURPOSE: A method for fabricating an active layer of a semiconductor device is provided to prevent a problem arising from germanium segregation by forming a high density germanium segregation layer on an interface between silicon germanium and an oxide so that the germanium segregation layer is used as a channel of a metal oxide semiconductor(MOS) transistor after a heat treatment process. CONSTITUTION: A silicon germanium layer(22) and a silicon layer are sequentially formed on a semiconductor substrate(21). The silicon layer is oxidized to form the germanium segregation layer(22a) on the silicon germanium layer. A heat treatment process is performed to uniformly distribute germanium of the germanium segregation layer.

Abstract translation: 目的：提供一种用于制造半导体器件的有源层的方法，以通过在硅锗和氧化物之间的界面上形成高密度锗偏析层来防止由锗偏析引起的问题，从而锗偏析层被用作 在热处理工艺之后，金属氧化物半导体（MOS）晶体管的沟道。 构成：在半导体衬底（21）上依次形成硅锗层（22）和硅层。 硅层被氧化以在硅锗层上形成锗偏析层（22a）。 执行热处理工艺以均匀分布锗偏析层的锗。

公开(公告)号：KR1020030086804A

公开(公告)日：2003-11-12

申请号：KR1020020024990

申请日：2002-05-07

Applicant: 한국전자통신연구원

Inventor： 임정욱 ,  송영주 ,  심규환 ,  강진영

IPC: H01L21/335

Abstract: PURPOSE: A method for fabricating an active layer of a semiconductor device is provided to prevent a problem arising from germanium segregation by forming a high density germanium segregation layer on an interface between silicon germanium and an oxide so that the germanium segregation layer is used as a channel of a metal oxide semiconductor(MOS) transistor after a heat treatment process. CONSTITUTION: A silicon germanium layer(22) and a silicon layer are sequentially formed on a semiconductor substrate(21). The silicon layer is oxidized to form the germanium segregation layer(22a) on the silicon germanium layer. A heat treatment process is performed to uniformly distribute germanium of the germanium segregation layer.

Abstract translation: 目的：提供一种用于制造半导体器件的有源层的方法，以通过在硅锗和氧化物之间的界面上形成高密度锗分离层来防止由锗分离引起的问题，从而将锗分离层用作 通过热处理后的金属氧化物半导体（MOS）晶体管。 构成：在半导体衬底（21）上依次形成硅锗层（22）和硅层。 硅层被氧化以在硅锗层上形成锗偏析层（22a）。 进行热处理工艺以均匀分布锗分离层的锗。

公开(公告)号：KR1020030069407A

公开(公告)日：2003-08-27

申请号：KR1020020009027

申请日：2002-02-20

Applicant: 한국전자통신연구원

Inventor： 송영주 ,  임정욱 ,  심규환 ,  강진영

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a complementary metal oxide semiconductor(CMOS) transistor of a semiconductor device having a heterojunction structure is provided to use a conventional setup for fabricating a CMOS transistor by forming PMOS and NMOS transistors with a heterojunction structure composed of SiGe and Si on the same substrate. CONSTITUTION: The first SiGe layer(22) is formed on a silicon substrate(21). A p-well(23a), an n-well(23b) and an isolation layer(24) are formed in the first SiGe layer. The second SiGe layer(26) is formed on the n-well. A silicon layer(27) is formed on the second SiGe layer and the p-well. A predetermined thickness of the upper portion of the silicon layer is oxidized to form a gate oxide layer through a thermal oxidation process. A gate electrode(29), a gate spacer(31), a source/drain(30) and a silicide layer(32) are formed on the n-well and the p-well.

Abstract translation: 目的：提供一种用于制造具有异质结结构的半导体器件的互补金属氧化物半导体（CMOS）晶体管的方法，以通过形成具有由SiGe和Si构成的异质结结构的PMOS和NMOS晶体管来使用用于制造CMOS晶体管的常规设置 在同一基板上。 构成：第一SiGe层（22）形成在硅衬底（21）上。 在第一SiGe层中形成p阱（23a），n-阱（23b）和隔离层（24）。 第二SiGe层（26）形成在n阱上。 在第二SiGe层和p阱上形成硅层（27）。 硅层的上部的预定厚度被氧化，以通过热氧化工艺形成栅氧化层。 在n阱和p阱上形成栅电极（29），栅极间隔物（31），源极/漏极（30）和硅化物层（32）。

公开(公告)号：KR100345304B1

公开(公告)日：2002-07-25

申请号：KR1020000060004

申请日：2000-10-12

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  김홍승 ,  이승윤 ,  강진영

IPC: H01L21/205

Abstract: 본 발명은 고품질의 반도체박막인 Si, SiGe, SiGe:C와 같은 에피결정을 성장하는 수직형 초고진공 화학증착장치에 관한 것으로, 이를 위한 본 발명은 고진공하에서 에피택셜층 성장의 균일성을 유지하고 웨이퍼에서 전달되는 열전달을 최소화하는 이중구조의 석영관을 구비한 성장챔버; 상기 성장챔버의 하측에 연결되어, 에피택셜층 성장이 이루어지는 웨이퍼를 수직전송하는 수직이송장치를 포함하는 웨이퍼전송챔버; 상기 웨이퍼전송챔버의 하측에 구비되어 상기 웨이퍼를 수직전송시키는데 있어 웨이퍼전송챔버와의 압력 차이에 의해 전송기어에 응력이 가해지는 것을 방지하는 완충챔버; 및 상기 웨이퍼전송챔버의 일측에 연결되어 에피택셜층 성장시 외부로부터의 오염을 감소시키고 에피택셜층 성장이 완료된 웨이퍼를 수평이송시켜 외부로 배출하기 위한 로드락챔버를 포함하여 이루어진다.

公开(公告)号：KR1020020012077A

公开(公告)日：2002-02-15

申请号：KR1020000045522

申请日：2000-08-05

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  이승윤 ,  김홍승 ,  강진영

IPC: H01L29/737

Abstract: PURPOSE: A method for manufacturing a hetero-junction bipolar transistor(HBT) is provided to reduce a modulation degree of a base, by uniformly controlling the flow of current injected to an emitter while precisely controlling the density in a very thin region. CONSTITUTION: A lower collector(2) and a collector Si epitaxial layer(3) are formed on a silicon substrate(1). An isolation layer is formed on the silicon substrate. A collector plug(6) and a selective implanted collector(SIC) region are formed in the active region of the silicon substrate. A mask insulation layer pattern wherein the SIC region is opened is formed on the resultant structure. A Si epitaxial layer is selectively grown by using the mask insulation layer pattern such that the Si epitaxial layer is partially and laterally over-grown on the mask insulation layer pattern. A SiGe base epitaxial layer(10) is grown on the resultant structure, and a plurality of second-dimensional doping layers are formed in the SiGe base epitaxial layer. The SiGe base epitaxial layer is patterned to define a base region. The emitter in contact with the SiGe base epitaxial layer is formed.

Abstract translation: 目的：提供一种用于制造异质结双极晶体管（HBT）的方法，通过均匀地控制注入发射极的电流流动，同时精确地控制非常薄的区域的密度，来降低基极的调制度。 构成：在硅衬底（1）上形成下集电体（2）和集电极Si外延层（3）。 在硅衬底上形成隔离层。 在硅衬底的有源区域中形成集电极插塞（6）和选择性注入集电极（SIC）区域。 在所得结构上形成其中SIC区域被打开的掩模绝缘层图案。 通过使用掩模绝缘层图案选择性地生长Si外延层，使得Si外延层在掩模绝缘层图案上部分和横向过度生长。 在所得结构上生长SiGe基极外延层（10），并且在SiGe基极外延层中形成多个第二维掺杂层。 将SiGe基底外延层图案化以限定基极区域。 形成与SiGe基极外延层接触的发射极。

公开(公告)号：KR100273132B1

公开(公告)日：2000-12-01

申请号：KR1019970051196

申请日：1997-10-06

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  이대우 ,  김상기 ,  남기수 ,  구진근 ,  노태문 ,  김종대

IPC: H01L27/10

Abstract: PURPOSE: A method for manufacturing a power integrated circuit device having a reverse well structure is provided to easily make an n-type or p-type deep junction of a low density drift region by preventing surface density of a deep well from being unnecessarily high, to maximize a reduced surface field(RESURF) effect in the drift region by making a well density under the drift region have a high density structure, and to prevent punch-through caused by the drift region and a p-type substrate. CONSTITUTION: An n- buried layer(39) is formed in a portion where a high voltage p-type metal-oxide-semiconductor(PMOS) device is to be formed on a p-type substrate(21). A p- buried layer(40) is formed in a portion where a high voltage n-type metal-oxide-semiconductor(NMOS) device and a complementary metal-oxide-semiconductor(CMOS) device are to be formed on the substrate. An oxide layer is entirely removed. After a cleaning process, an n- epi layer(22) is grown on the entire surface of a wafer. P-type impurity ions are implanted into the n- epi layer portion grown on the p- buried layer, and annealed to form a deep p- well(41). The high voltage PMOS device is formed in the n- epi layer portion grown on the n- buried layer. The high voltage NMOS device and the CMOS device are formed in the deep p- well portion.

Abstract translation: 目的：提供一种制造具有反向阱结构的功率集成电路器件的方法，通过防止深阱的表面密度不必要地高而容易地形成低密度漂移区的n型或p型深结， 通过在漂移区域下方的阱密度具有高密度结构并且防止由漂移区域和p型衬底引起的穿通而使漂移区域中的减小的表面场（RESURF）效应最大化。 构成：在p型衬底（21）上将形成高压p型金属氧化物半导体（PMOS）器件的部分中形成n埋层（39）。 在衬底上要形成高电压n型金属氧化物半导体（NMOS）器件和互补金属氧化物半导体（CMOS）器件的部分中形成p埋层40。 氧化层被完全去除。 在清洁过程之后，在晶片的整个表面上生长n-外延层（22）。 将P型杂质离子注入到在p埋层上生长的n-epi层部分中，并退火形成深p-阱（41）。 高电压PMOS器件形成在n埋层上生长的n-epi层部分中。 高电压NMOS器件和CMOS器件形成在深p-阱部分中。

公开(公告)号：KR100171016B1

公开(公告)日：1999-03-30

申请号：KR1019950053640

申请日：1995-12-21

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  곽명신

IPC: H01L21/3205

Abstract: 본 발명은 반도체 소자의 금속배선방법에 관한 것이다.
좀 더 구체적으로, 본 발명은 반도체 소자의 금속배선 과정에 있어서 Cu 등과 같은 식각이 어려운 금속의 배선을 용이하게 형성시킬 수 있는 금속배선방법에 관한 것이다.
본 발명에 따른 반도체 소자의 금속배선방법은, 감광제를 사용하여 웨이퍼의 절연층(1)을 음각으로 식각하여 소정의 배선구조에 따라 도랑(2)을 형성하는 과정; 상기한 과정에 의해 형성된 도랑(2)의 내면에 흡착 촉진물(3)을 도포하는 과정; 상기한 과정에 의해 도랑(2)이 형성된 웨이퍼를 배선금속의 용액에 침적하여 도랑(2) 내부에 대한 배선금속의 흡착에 의해 웨이퍼 상에 금속세선(4)을 형성하는 과정; 및, 상기한 과정에 의해 금속세선(4)이 형성된 웨이퍼의 표면을 평탄화하는 과정을 포함한다.

公开(公告)号：KR1019970003933A

公开(公告)日：1997-01-29

申请号：KR1019950017307

申请日：1995-06-24

Applicant: 한국전자통신연구원

Inventor： 김천수 ,  백규하 ,  김광수 ,  강진영

IPC: H01L27/06 ,  H01L21/822

Abstract: 본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit: 이하, ASIC이라 약칭함)에 적합한 BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 그 특징은, 3층 구조로 되어 밑에서부터 차례로 p
- /n
+ /n
- 형 또는 n
- /p
+ /p
- 형으로 된 기판에 소정의 깊이와 소정의 넓이로 p-웰과 n-웰을 인접하게 형성하되, 웰들의 깊이가, p
- /n
+ /n
- 형의 기판인 경우에는 제3층인 n-층의 바닥까지의 깊이로, n
- /p
+ /p
- 형의 기판인 경우에는 제3층인 p
- 층의 바닥까지의 깊이로 p
- 웰과 n
- 웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계부위를 서로 격리시키고, 앞으로 형성될 베이스 영역과 컬렉터 영역 사이를 분리시키는 제2과정과, 상기 p-웰과 상기 n-웰에 각각 MOS 트랜지 터를 형성시키기 위하여 게이트 영역을 정의하고, 기판의 제3층에 컬렉터/에미터 영역을 형성하는 제3과정 및 상기 제4과정에 의해 게이트 영역이 정의되고 컬렉터/에미터 영역이 형성된 기판에 NMOS 트랜지스터, PMOS 트랜지스터 및 바이폴라 트랜지스터를 형성하되, 사이드 월 스페이서를 이용하여 상기 NMOS 트랜지스터와 상기 PMON 트랜지스터의 소스/드레인 영역의 면적을 줄여 기생용량을 줄이는 제4과정을 포함하는 데에 있고, 그 효과는 종래의 BiCMOS 소자보다 더 빠른 동작이 가능한 BiCMOS 소자를 제공하여 고속 고집적화와 저전력소비화를 촉진하는 데에 있다.

公开(公告)号：KR1019960026935A

公开(公告)日：1996-07-22

申请号：KR1019940032830

申请日：1994-12-05

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  염병렬 ,  한태현 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L29/73

Abstract: 본 발명은 콜렉터의 기생 저항을 감소시키고 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 구조를 제공하기 위한 것으로, 금속성 박막(13)으로 콜렉터 매립층을 형성하고, 금속성 박막(13)을 산화막(14)에 대해 선택적으로 과식각하고 실리콘(15)을 선택적으로 성장시켜 쌍극자 트랜지스터를 제조한다.

公开(公告)号：KR1019960026915A

公开(公告)日：1996-07-22

申请号：KR1019940036365

申请日：1994-12-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L29/06

Abstract: 본 발명에서는 컬렉터(2-4)가 절연막(2-3)에 의해 격리가 되므로 종래의 도랑격리와 같은 소자간의 격리공정이 불필요해져 생략가능하고, 에미터, 베이스, 컬렉터의 면적이 거의 같아져서 베이스-컬렉터간의 기생용량 뿐만 아니라 에미터-베이스간이 자기정렬되어 종래의 초자기정렬 장점이 본 발명에도 그대로 있으며, 본 발명에서는 소자격리공정이 제거됨으로써 소자의 면적을 더욱 줄일 수 있으며 동시에 공정도 더욱 단순해졌다.