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公开(公告)号：KR100218689B1
公开(公告)日：1999-09-01
申请号：KR1019960063139
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H01L21/8248
Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고내압 고주파용 아날로그/디지탈 바이폴라 소자, 디지털 회로용 CMOS 소자, 고내압용 LDMOS 및 대전류용 VDMOS 소자를 one-chip하는 공정 기술을 구현하였으며, 스마트 IC(Smart IC)의 신호 처리용으로 주로 사용되는 바이폴라 소자의 성능 향상을 위하여 PSA를 이용한 고집적도, 고주파용 PSA소자 제조 과정을 구현하였으며 동시에 20V급 이상의 고내압 바이폴라 소자의 공정 과정도 수용하였다. 또한 집적화가 용이하도록 VDMOS의 드레인 전극을 기판이 아닌 평면위에서 배선하도록 공정 설계를 하였고, 이과정에서 VDMOS의 on- 저항 특성 향상과 바이폴라 소자의 콜렉터 직렬 저항 감소를 위해 요구되는 sink 확산 공정시 측면 확산에 의한 전기적 특성 저하를 방지하기 위하여 이중 트랜치 공정을 사용한 BCD 소자의 제조 방법이 제시된다.
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公开(公告)号：KR1019940010517B1
公开(公告)日：1994-10-24
申请号：KR1019910021084
申请日：1991-11-25
IPC: H01L21/328
Abstract: The method provides a high-speed bipolar device which is useful in computers, communication and high-speed information systems. The method comprises the step of: defining electrodes (7,8,9) emitter, base and collector contacts by a trench-etching method and isolating them with oxide film (13), doing independently impurity doping in inactive (12) and active (14) regions by applying BSG oxide film (2) to the single polycrystalline silicon layer (1) accumulating nitrate film (3) as well as polycrystalline silicon film and stripping chemically side nitrate film (3) for controlling easily etching end-point, protecting BSG oxide film (2).
Abstract translation: 该方法提供了一种在计算机，通信和高速信息系统中有用的高速双极器件。 该方法包括以下步骤：通过沟槽蚀刻方法限定电极（7,8,9）发射极，基极和集电极触点，并用氧化物膜（13）分离它们，独立地进行杂质掺杂在非活性（12）和活性（ 通过将BSG氧化物膜（2）施加到积聚硝酸盐膜（3）的单个多晶硅层（1）以及多晶硅膜和剥离化学侧硝酸盐膜（3）上以控制容易蚀刻终点，保护 BSG氧化膜（2）。
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公开(公告)号：KR1019940016885A
公开(公告)日：1994-07-25
申请号：KR1019920024456
申请日：1992-12-16
IPC: H01L29/73
Abstract: 본 발명은 정보의 고속처리와 신호의 선형성을 필요로하는 시스템에 적용될 수 있는 PSA바이폴라 소자의 제조방법에 관한 것으로서, 다결정 실리콘을 이용하여 에미터, 베이스, 콜렉터 전극 및 활성영역을 동시에 자기정렬 시키므로써 소자의 면적과 기생접합 용량의 최소화를 기하는 PSA바이폴라 소자의 제조방법을 제공하는데 그 목적이 있다.
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Patent Agency Ranking
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公开(公告)号：KR102215312B1
公开(公告)日：2021-02-16
申请号：KR1020140006794
申请日：2014-01-20
Applicant: 한국전자통신연구원 , 단국대학교 산학협력단
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 본발명은정전기방전보호회로에관한것이다. 본발명의정전기방전보호회로는기판상에형성된 N 베리드영역, N 베리드영역상에형성된딥 N웰, 딥 N웰좌측에형성되는제 1 싱크영역, 딥 N웰내에형성되고, 양의단자에연결된제 1 P+도핑영역과제 1 N+도핑영역을포함하는제1 N웰, 딥 N웰내에형성되고, 외부저항을통해서음의단자에연결된제 2 P+도핑영역, 제 3 P+도핑영역, 및제 4 P+도핑영역과, 음의단자에연결된제 2 N+도핑영역및 제 3 N+도핑영역을포함하는 P웰, 딥 N웰내에형성되고, 양의단자에연결된제 5 P+도핑영역과제4 N+도핑영역을포함하는제 2 N웰, 딥 N웰우측에형성되는제2 싱크영역, 제 1 N+도핑영역과제 1 N웰사이에형성된제 1 N웰저항, P웰과, 제 2 P+도핑영역, 제 3 P+도핑영역, 및제 4 P+도핑영역사이에형성된 P웰저항, 제 4 N+도핑영역과제 2 N웰사이에형성된제 2 N웰저항, 딥 N웰과 N 베리드영역사이에형성되고, N 베리드영역에형성된일측이제 1 N+도핑영역과연결된제 1 딥 N웰저항, 및딥 N웰과 N 베리드영역사이에형성되고, N 베리드영역에형성된일측이제 4 N+도핑영역과연결된제2 딥 N웰저항을포함한다.
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公开(公告)号：KR100942701B1
公开(公告)日：2010-02-16
申请号：KR1020070132317
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H01L27/04
CPC classification number: H01L29/7436
Abstract: 본 발명은 정전기 방전 보호 소자에 관한 것으로서, 나노소자기반 고속 입출력(I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 실리콘 제어 정류기 구조의 새로운 정전기 방전 보호 소자를 구현하기 위해, 기존의 SCR 구조에 PMOSFET를 상기 반도체 기판 상의 애노드 단에 연결하고, NMOSFET를 상기 반도체 기판 상의 캐소드 단에 연결하고, 상기 PMOSFET 및 상기 NMOSFET의 게이트 단에 각각 바이어스를 인가하는 다수의 RC 네트워크를 연결함으로써, 여러 ESD 성능지표를 만족하는 보호회로의 구현이 가능해지며, 고속·저전압화 및 소형·고집적화 된 VDSM(Very Deep Sub-Micron)급 반도체 칩에 적용하여 그 안전성 및 신뢰성을 높일 수 있다.
정전기 방전(ESD) 보호 소자, NPLVTSCR, SCR, RC-네트워크, PMOSFET, NMOSFET.-
公开(公告)号：KR100877154B1
公开(公告)日：2009-01-07
申请号：KR1020060076773
申请日：2006-08-14
Applicant: 한국전자통신연구원
IPC: H01L27/04
Abstract: 전자부품 및 제품의 생산과정이나 사용 중에 생긴 정전기가 순간적으로 방전되어 집적회로 내부 소자 및 금속 배선의 파괴를 초래하는 정전기 방전(ESD: Electro-Static Discharge) 현상은 집적회로 설계분야에 있어 매우 중요한 고려대상이 되고 있다.
특히 반도체 제조 공정기술이 DSM(Deep Sub-Micron)급에서 VDSM(Very Deep Sub-Micron)급으로 발전함에 따라 게이트 산화막의 두께는 0.1㎛ 이하로 얇아지고, 반도체 칩의 소형화가 이루어지면서 ESD에 의한 소자파괴 현상은 더욱 심각해지고 있다. 그러므로, 빠른 방전 속도(speed), 정상동작 상태에서의 투명성 (transparency), 충분한 방전 전류의 감내(robustness), 그리고 낮은 트리거 전압 특성(effectiveness) 등과 같은 여러 ESD 성능지표를 만족하는 보호소자의 개발 및 회로설계가 매우 중요하다 할 수 있다.
따라서, 본 발명에서는 나노소자기반 고속 입출력 (I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 SCR(Silicon Controlled Rectifier)구조의 새로운 ESD 보호 소자를 제안하고, 그 제작방법에 대하여 기술하였다.
본 발명의 3중-웰 저전압 트리거 ESD 보호 소자는, p형-기판 상에 형성된 딥 n형-웰; 상기 딥 n형-웰의 내부에 서로 접하도록 형성된 n형-웰 및 p형-웰; 및 상기 p형-웰에 직접 바이어스 전압을 인가하기 위한 바이어스 인가 영역을 포함하 는 것을 특징으로 한다.
ESD 보호, 트리거 전압, SCR, 3중-웰, LVTSCR, VDSM-
公开(公告)号：KR1019990053178A
公开(公告)日：1999-07-15
申请号：KR1019970072769
申请日：1997-12-23
Applicant: 한국전자통신연구원
IPC: H01L21/33
Abstract: 본 발명은 스마트 전력 집적회로(Smart Power IC)에 관한 것으로서, 특히 고속 하드 디스크 드라이버(HDD)등 고성능 컴퓨터 시스템의 핵심기술인 고속-고내압-고신뢰성 특성에 부합하기위한 최적화 바이폴라-래터럴파워 모스페트(Bi-LDMOSFET) 에 관한 것이다.
정보통신기술의 비약적인 발전추세에 따라 디지털 이동통신, 가전제품을 비롯한 전자산업, 고성능 컴퓨터 시스템(고속 HDD 드라이버), 자동차의 전자제어 시스템 등의 핵심 IC 기술로서, 초고속-고내압 특성이 요구되고 있다.
따라서 본 발명은 초고속, 고주파, 고신뢰성, 저전력 특성을 만족시키는 SOI Bi-LDMOSFET의 제조 방법을 제시하기로 한다.
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