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公开(公告)号：KR1020090064932A
公开(公告)日：2009-06-22
申请号：KR1020070132317
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H01L27/04
CPC classification number: H01L29/7436
Abstract: An ESD(ElectroStatic Discharge) protection element is provided to form a protection circuit satisfactory for various ESD performance indexes by forming a CMOS structure in a SCR structure in order to form a new structure thereof. A drain terminal of a PMOS field effect transistor(PMOSFET)(123) is connected to an anode terminal formed on a semiconductor substrate. A source terminal(122) of a first NMOS field effect transistor(NMOSFET)(113) is connected to a cathode terminal(101) formed on the semiconductor substrate. A plurality of RC networks are connected to a gate terminal of the PMOSFET and a gate terminal of the NMOSFET, respectively in order to apply biases. A source terminal of the PMOSFET is connected with a drain terminal through a metal.
Abstract translation: 提供ESD（静电放电）保护元件，通过在SCR结构中形成CMOS结构以形成新的结构，形成满足各种ESD性能指标的保护电路。 PMOS场效应晶体管（PMOSFET）（123）的漏极端子连接到形成在半导体衬底上的阳极端子。 第一NMOS场效应晶体管（NMOSFET）（113）的源极端子（122）连接到形成在半导体衬底上的阴极端子（101）。 多个RC网络分别连接到PMOSFET的栅极端子和NMOSFET的栅极端子以施加偏压。 PMOSFET的源极端子通过金属与漏极端子连接。
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Patent Agency Ranking
公开(公告)号：KR100901689B1
公开(公告)日：2009-06-08
申请号：KR1020070116854
申请日：2007-11-15
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 고압 소자를 포함하는 반도체 회로의 제조 방법에 관한 것으로, 제1 실리콘 기판의 표면에 불순물을 이온 주입하여 딥 웰(deep n-well)을 형성하는 단계; 상기 불순물이 이온주입된 제1 실리콘 기판의 표면에 산화막을 형성하는 단계; 제2 실리콘 기판의 표면에 산화막을 형성하는 단계; 상기 제1 실리콘 기판의 산화막과 상기 제2 실리콘 기판의 산화막을 서로 밀착시킨 후 SOI(Silicon On Insulator) 본딩하여 상기 산화막들이 상기 제1 및 제2 실리콘 기판내에 매몰된 3층 구조를 가지는 SOI 기판을 형성하는 단계; 및 상기 딥 웰상에 고압 소자를 형성하는 단계를 포함하여 구성되며, 이에 의하여 반도체 회로의 제조 공정이 매우 단순화될 뿐 만 아니라 고압 소자의 항복 전압을 보다 용이하게 높여 줄 수 있게 된다.
고압소자, LDMOSFET, SOI-
公开(公告)号：KR100942701B1
公开(公告)日：2010-02-16
申请号：KR1020070132317
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H01L27/04
CPC classification number: H01L29/7436
Abstract: 본 발명은 정전기 방전 보호 소자에 관한 것으로서, 나노소자기반 고속 입출력(I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 실리콘 제어 정류기 구조의 새로운 정전기 방전 보호 소자를 구현하기 위해, 기존의 SCR 구조에 PMOSFET를 상기 반도체 기판 상의 애노드 단에 연결하고, NMOSFET를 상기 반도체 기판 상의 캐소드 단에 연결하고, 상기 PMOSFET 및 상기 NMOSFET의 게이트 단에 각각 바이어스를 인가하는 다수의 RC 네트워크를 연결함으로써, 여러 ESD 성능지표를 만족하는 보호회로의 구현이 가능해지며, 고속·저전압화 및 소형·고집적화 된 VDSM(Very Deep Sub-Micron)급 반도체 칩에 적용하여 그 안전성 및 신뢰성을 높일 수 있다.
정전기 방전(ESD) 보호 소자, NPLVTSCR, SCR, RC-네트워크, PMOSFET, NMOSFET.-
公开(公告)号：KR1020090050433A
公开(公告)日：2009-05-20
申请号：KR1020070116854
申请日：2007-11-15
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L21/76251 , H01L21/823493 , H01L21/84 , H01L27/0727
Abstract: 본 발명은 고압 소자를 포함하는 반도체 회로의 제조 방법에 관한 것으로, 제1 실리콘 기판의 표면에 불순물을 이온 주입하여 딥 웰(deep n-well)을 형성하는 단계; 상기 불순물이 이온주입된 제1 실리콘 기판의 표면에 산화막을 형성하는 단계; 제2 실리콘 기판의 표면에 산화막을 형성하는 단계; 상기 제1 실리콘 기판의 산화막과 상기 제2 실리콘 기판의 산화막을 서로 밀착시킨 후 SOI(Silicon On Insulator) 본딩하여 상기 산화막들이 상기 제1 및 제2 실리콘 기판내에 매몰된 3층 구조를 가지는 SOI 기판을 형성하는 단계; 및 상기 딥 웰상에 고압 소자를 형성하는 단계를 포함하여 구성되며, 이에 의하여 반도체 회로의 제조 공정이 매우 단순화될 뿐 만 아니라 고압 소자의 항복 전압을 보다 용이하게 높여 줄 수 있게 된다.
고압소자, LDMOSFET, SOI-
公开(公告)号：KR100725261B1
公开(公告)日：2007-06-07
申请号：KR1020050119005
申请日：2005-12-07
Applicant: 한국전자통신연구원
Abstract: A method of manufacturing a nano material is provided to increase reliability of specimen analysis through a transmission electronic microscope and precisely defining a three-dimensional structure of the nano material. A method of manufacturing a nano material includes the steps of mixing a specimen material(205) with a coupling agent(206) such as adhesive, curing, and other materials, inserting the specimen mixture(210), in which the specimen material mixed with the coupling agent, into a tune(211), heating the tube, in which the specimen material is contained, to cure the specimen mixture, cutting the cured specimen material in the tube by appropriate sizes, and flattening the specimen mixture in the cut tube. The tube is heated to 120 to 150 degrees of centigrade for ten minutes.
Abstract translation: 提供制造纳米材料的方法，以通过透射电子显微镜提高样本分析的可靠性并精确地定义纳米材料的三维结构。 制造纳米材料的方法包括以下步骤：将样本材料（205）与诸如粘合剂，固化和其他材料的偶联剂（206）混合;将样本混合物（210）插入样本混合物（210） （211）中，加热其中包含样本材料的管，以固化样本混合物，将管中固化的样本材料切割成合适的尺寸，并且将切割管中的样本混合物变平 。 将管加热至120至150摄氏度十分钟。
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公开(公告)号：KR100651626B1
公开(公告)日：2006-12-01
申请号：KR1020050105262
申请日：2005-11-04
Applicant: 한국전자통신연구원
IPC: H01L23/48 , H01L23/492
Abstract: A method for fabricating a bump of a semiconductor device is provided to prevent a seed metal layer from being corroded by a developing solution so that the sheer strength of a bump is prevented from being decreased, by forming a diffusion blocking layer and a seed metal layer after an exposure and development process is performed. A metal pad is formed in at least a predetermined region on a substrate(S302). A passivation layer is formed on the substrate, exposing at least a partial region of the metal pad(S303). A photoresist layer is formed on the metal pad and the passivation layer(S304). A diffusion blocking layer is formed on the metal pad and the photoresist layer(S306). A seed metal layer is formed on the diffusion blocking layer(S307). A bump is formed on the seed metal layer(S308). The photoresist layer formed under the seed metal layer is eliminated(S310). The diffusion blocking layer remaining on the sidewall of the bump is removed(S311).
Abstract translation: 提供一种用于制造半导体器件的凸块的方法，以防止种子金属层被显影溶液腐蚀，从而通过形成扩散阻挡层和种子金属层来防止凸块的剪切强度降低 在曝光和开发过程之后进行。 在衬底上的至少预定区域中形成金属焊盘（S302）。 钝化层形成在衬底上，暴露金属焊盘的至少一部分区域（S303）。 在金属焊盘和钝化层上形成光致抗蚀剂层（S304）。 在金属焊盘和光致抗蚀剂层上形成扩散阻挡层（S306）。 种子金属层形成在扩散阻挡层上（S307）。 在种子金属层上形成凸块（S308）。 在种子金属层下形成的光致抗蚀剂层被去除（S310）。 保留在凸块侧壁上的扩散阻挡层被去除（S311）。
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