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11.发明公开전자 장치 사이에서 신호를 송수신하기 위한 인터페이스 회로, 그리고 그것을 포함하는 반도체 메모리 칩 및 연산 처리 장치 审中-实审用于发送和接收电子设备之间的信号的接口电路，以及半导体存储器芯片和操作处理设备
公开(公告)号：KR1020150085915A
公开(公告)日：2015-07-27
申请号：KR1020140005879
申请日：2014-01-17
Applicant: 한국전자통신연구원
CPC classification number: H04B10/801 , H04B10/2503
Abstract: 본발명은전자장치사이에서신호를송수신하기위한인터페이스회로를제공한다. 인터페이스회로는출력데이터에기초하여생성된병렬의송신패킷전기신호를직렬화하여출력하고, 직렬의수신패킷전기신호를병렬화하고병렬화된수신패킷전기신호의오류여부에따라병렬화된수신패킷전기신호를번역하여입력데이터를생성하기위한광 연결프로토콜관리부, 및직렬화된송신패킷전기신호를송신패킷광 신호로변환하여출력하고, 수신패킷광 신호를제공받아직렬의수신패킷전기신호로변환하여광 연결프로토콜관리부로제공하기위한전자-광학변환부를포함할수 있다. 본발명의실시예에따르면, 전송선로의선로폭이감소할수 있다. 이에따라, 보드상의레이아웃의복잡도가감소할수 있다.
Abstract translation: 本发明提供了一种用于在电子设备之间交换信号的接口电路。 接口电路包括：光连接协议管理单元，其串行化并输出基于输出数据生成的并行电传输分组信号，并行化串行电接收分组信号，并根据是否存在错误来转换并行化的电接收分组信号 并行化电接收分组信号以产生输入数据; 以及将串行化的电传输分组信号转换为光信号以输出光信号的电光转换器，接收光接收分组信号以将光接收分组信号转换为串行电接收分组信号，并将转换的信号发送到 光连接协议管理单元。 本发明可以减小传输线的线宽。 因此，本发明可以降低板上布局的复杂性。
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公开(公告)号：KR1020150001188A
公开(公告)日：2015-01-06
申请号：KR1020130073985
申请日：2013-06-26
Applicant: 한국전자통신연구원
IPC: G11C5/02 , G11C11/4063
CPC classification number: G11C7/1072 , G11C5/04 , G11C11/4093
Abstract: 디디알 에스디램 모듈 및 그 구성 방법이 개시된다. 본 발명의 일 실시예에 따른 DDR SDRAM 모듈은 복수의 메모리 칩; 및 외부로부터 전달된 상기 복수의 메모리 칩에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하고, 상기 직렬 방식으로 수신된 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 직렬 트랜시버부를 포함하고, 상기 복수의 메모리 칩에 대한 상기 제어 신호 및 상기 데이터를 포함하는 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하고, 디디알 에스디램 모듈을 제어하는 메모리 제어기를 더 포함할 수 있으며, 상기 메모리 제어기는 상기 제1 직렬 데이터를 한 패킷에 실어 전달하는 패킷 통신을 통해 상기 직렬 트랜시버부로 상기 제1 직렬 데이터를 광으로 전달하는 것을 특징으로 한다.
Abstract translation: 公开了一种双倍数据速率同步动态随机存取存储器（DDR SDRAM）模块及其配置方法。 根据本发明的一个实施例的DDR SDRAM模块包括多个存储器芯片和串行收发器单元，以串行方式从外部接收包括数据和用于存储器芯片的控制信号的第一串行数据，并提供 数据和包含在通过串行方法接收的第一串行数据中的控制信号到存储器芯片。 DDR SDRAM还包括存储器控制器，用于将包括数据的第一串行数据和用于存储器芯片的控制信号发送到串行收发器单元并且控制DDR SDRAM模块。 存储器控制器通过分组通信将数据通信发送到串行收发器单元，将第一串行数据发送到串行收发器单元，通过在一个分组上加载第一个串行数据。
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公开(公告)号：KR1020140138523A
公开(公告)日：2014-12-04
申请号：KR1020130099082
申请日：2013-08-21
Applicant: 한국전자통신연구원
CPC classification number: G02B6/43 , G02B6/12007 , G02B6/30 , H01L33/0075
Abstract: 본 발명은 광 입출력 장치, 및 그를 구비한 광 전자 시스템을 개시한다. 상기 장치는, 벌크 실리콘 기판, 벌크 실리콘 기판의 일측 상에 단일 집적된 수직 입사형 광검출 소자, 상기 수직 입사형 광검출 소자에 인접되는 상기 벌크 실리콘 기판 상의 타측 상에 단일 집적된 수직 출력형 광원 소자를 포함한다. 수직 출력형 광원 소자는 웨이퍼 본딩에 의해 실리콘 기판 상에 결합되어 형성되는 III-V족 화합물 반도체 광원 활성층을 포함할 수 있다.
Abstract translation: 本发明涉及一种光学I / O设备和包括该光学I / O设备的光学电子系统。 该器件包括：体硅衬底; 一个垂直入射型光电检测元件，集成在一块硅衬底上; 以及集成在与所述垂直入射型光检测元件相邻的所述体硅基板的另一侧上的垂直输出光源元件。 垂直输出光源元件可以包括通过晶片接合耦合到硅衬底的III-V族化学半导体光源激活层。
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公开(公告)号：KR1020060059615A
公开(公告)日：2006-06-02
申请号：KR1020040098749
申请日：2004-11-29
Applicant: 한국전자통신연구원
CPC classification number: G06F5/06 , G06F1/10 , G06F13/122 , G06F13/38
Abstract: 본 발명은 ＰＣＩ 익스프레스 프로토콜용 다중채널 스큐 제거 장치에 관한 것으로, 특히 PHY 레이어 수신부(110)로부터 데이터 및 컨트롤 신호를 입력받아 COM 심볼이 상위 바이트에서 검출될 경우에만 얼라인 신호를 출력하는 COM 정렬버퍼 제어부(231); COM 정렬버퍼 제어부(231)의 제어하에 PHY 레이어 수신부(110)의 신호를 COM 정렬하는 다수개의 COM 정렬 버퍼(232); COM 정렬 버퍼(232)의 출력 신호의 COM 심볼 위치를 비교하여 그 위치를 기반으로 먹스 제어신호를 출력하는 디스큐 버퍼 제어부(233); 및 다수개의 COM 정렬 버퍼(232)를 통해 COM 정렬된 신호를 각각 입력받은 후 각각 스큐 제거 동작을 수행하는 다수개의 디스큐 버퍼(244)로 구성된 것을 특징으로 하며, 이러한 본 발명은 시스템 구현시 16비트로 구성된 다중 레인 간의 스큐로 인한 채널별로 병렬화된 데이터의 동기가 어긋나는 현상을 없애주어 시스템 구현의 안정화를 제공해 준다는 뛰어난 효과가 있다.
PCI 익스프레스 프로토콜, 다중채널 스큐 제거, PHY 레이어, MAC 레이어,-
公开(公告)号：KR1020160106801A
公开(公告)日：2016-09-13
申请号：KR1020150028990
申请日：2015-03-02
Applicant: 한국전자통신연구원
CPC classification number: Y02D10/16 , G06F1/3243 , G06F1/20
Abstract: 본발명은저전력프로세서를이용한고집적서버에관한것이다. 이에따른본 발명은, 저전력프로세서를이용하여연산기능을수행하는적어도하나의컴퓨터카드, 데이터를저장하는적어도하나의저장부및 상기컴퓨터카드를장착하고고집적서버의제어를위한정보를관리하는베이스보드를포함하는것을특징으로하는저전력프로세서를이용한고집적서버에관한것이다.
Abstract translation: 本发明涉及使用低功率处理器来解决数据中心的功耗问题的综合服务器。 本发明涉及使用低功率处理器的集成服务器，其包括：至少一个计算机卡通过使用低功率处理器执行计算功能; 用于存储数据的至少一个存储单元; 以及用于附接计算机卡的基板，以及管理信息以控制集成服务器。
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公开(公告)号：KR1020160015491A
公开(公告)日：2016-02-15
申请号：KR1020140097427
申请日：2014-07-30
Applicant: 한국전자통신연구원
CPC classification number: G06F13/1668 , G06F13/4282
Abstract: 이종메모리시스템및 데이터통신방법이개시된다. 본발명의일 면에따른이종메모리시스템은서로다른종류의복수의메모리셀, 및고속직렬링크방식을통해상기복수의메모리셀 각각과통신하는 CPU(중앙처리장치)를포함하되, 상기 CPU는상기복수의메모리셀 중적어도하나의메모리셀에전송할명령데이터를생성및 패킷화하는 CPU 프로토콜엔진을포함하며, 상기복수의메모리셀 각각은상기 CPU로부터수신되는상기명령데이터를분석하는메모리프로토콜엔진, 및상기메모리프로토콜엔진에서의상기분석결과에따라해당동작을수행하는메모리컨트롤러를포함한다.
Abstract translation: 公开了异构存储器系统及其数据通信方法。 根据本发明的实施例，异构存储器系统包括：多个不同类型的存储器单元; 以及用于通过高速串行链路方法与每个存储单元进行通信的中央处理单元（CPU）。 CPU包括CPU协议引擎，其生成要发送到存储器单元的至少一个存储单元的命令数据，并且对命令数据进行打包。 每个存储器单元包括：用于分析从CPU接收的命令数据的存储器协议引擎; 以及存储器控制器，用于根据存储器协议引擎的分析结果执行相应的操作。
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公开(公告)号：KR100401062B1
公开(公告)日：2003-10-10
申请号：KR1020010070948
申请日：2001-11-15
Applicant: 한국전자통신연구원
IPC: H04L12/00
Abstract: PURPOSE: A device of transmitting, receiving high speed data of an InfiniBand system is provided to be applied to a physical layer of the InfiniBand system expected to be used as a connection network in a high performance clustering computer system, thereby quickly and efficiently transceiving high-capacity data. CONSTITUTION: A transmitter(120) multiplexes symbols requested by a link layer(400) and symbols for physical layer controlling, and converts an 8-bit stream into a 10-bit stream. A training state machine(170) controls a training sequence performed in a physical layer. A receiver(130) is composed of a control symbol controller finding out pure data only, a WA(Word Aligner)(150) controlling skews between lanes, an LIC(Lane Identifier Controller)(160) catching a position of a reversed lane by automatically recognizing the lane, and a 10b/8b decoder converting a 10-bit stream into an 8-bit stream. A serial converter(140) converts a word into a bit stream, transmits the bit stream to a cable, or converts a bit stream received from a differential serial transceiver into a byte stream. An error controller(180) supplies an error monitoring signal to a link layer(400), when an abnormal bit stream is received or the training sequence is reversed, or an error is generated during lane skew control.
Abstract translation: 目的：提供一种传输，接收InfiniBand系统的高速数据的设备，以将其应用于InfiniBand系统的物理层，该系统预计将用作高性能群集计算机系统中的连接网络，从而快速且高效地收发高 - 容量数据。 构成：发射机（120）多路复用由链路层（400）请求的符号和用于物理层控制的符号，并将8位流转换成10位流。 训练状态机（170）控制在物理层中执行的训练序列。 接收器（130）由仅发现纯数据的控制符号控制器，控制通道之间的偏斜的WA（字对准器）（150），通过以下方式获得的反向通道的位置的LIC（通道标识符控制器） 自动识别通道，以及一个将10位数据流转换成8位数据流的10b / 8b解码器。 串行转换器（140）将字转换成比特流，将比特流发送到电缆，或者将从差分串行收发器接收的比特流转换成字节流。 当接收到异常比特流或反转训练序列时，或者在通道偏移控制期间产生错误时，错误控制器（180）向链路层（400）提供错误监视信号。
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公开(公告)号：KR1020170102730A
公开(公告)日：2017-09-12
申请号：KR1020160025224
申请日：2016-03-02
Applicant: 한국전자통신연구원
CPC classification number: G06F13/1673 , G06F13/4063 , G06F13/4282
Abstract: 본발명에따른메모리인터페이스장치는중앙처리장치와병렬인터페이스로연결된중앙처리장치측 프로토콜프로세서및 메모리와병렬인터페이스로연결된메모리측 프로토콜프로세서를포함하되, 상기중앙처리장치측 프로토콜프로세서와상기메모리측 프로토콜프로세서는시리얼링크로접속된다.
Abstract translation: 根据本发明的存储器接口装置包括连接到所述中央处理单元和中央处理并行接口装置侧的协议处理器，并且包括：一个存储器侧协议处理器，其耦合到所述存储器和并行接口，中央处理单元侧协议处理器和存储器侧协议处理器 通过串行连接进行连接。
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