公开(公告)号：KR1019950033870A

公开(公告)日：1995-12-26

申请号：KR1019940010639

申请日：1994-05-16

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  심원세 ,  윤석한

IPC: G06F13/24

Abstract: 본 발명은 다중프로세서 인터럽트 요청기에서의 현재 재시도 계수치 제어방법에 관한 것으로서, 본 발명에서는 프로세서간 인터럽트의 전송시 오류가 발생하여 전송을 재시도하는 경우에 재시도 회수를 제어하기 위하여 제어 및 상태 레지스터에 현재 재시도 계수치 항목을 두고, 초기상태인 IDLE 상태이고 프로세서간 인터럽트의 전송이 요구되고 인터럽트 버스가 유휴(Idle) 상태인 경우이면 최대 재시도 계수치의 값을 현재 재시도 계수치에 복사하고, CHECK 상태이고 전송오류가 발생하였고 유한 재시도 조건에서 재시도 회수가 만료되지 않은 경우이면 현재 재시도 계수치의 값을 1만큼 내림순으로 계수하여 현재 재시도 계수치를 제어할 수 있다.

公开(公告)号：KR100452640B1

公开(公告)日：2004-10-14

申请号：KR1020020069556

申请日：2002-11-11

Applicant: 한국전자통신연구원

Inventor： 이재성 ,  김영우 ,  김성남 ,  모상만 ,  김용연 ,  김명준 ,  임기욱

IPC: H04L12/70 ,  H04L1/00

CPC classification number: H04L1/0061 ,  H04L1/0045 ,  H04L49/90 ,  H04L49/9063

Abstract: A device for effectively and economically receiving a packet by eliminating temporary memory and a memory controller. The apparatus includes an inspection logic circuit for inspecting data units as soon as they arrive in order to find an error included in the packet and generating control signals according to a result of inspecting a data unit; a multiplexer for receiving data units and distributing the received data units as soon as the data units have arrived; and FIFO memories for receiving the data unit, storing the data unit in a corresponding one of FIFO memories and either deleting or completing storing data units according to the control signals from the inspection logic circuit. The present invention can reduce manufacturing cost of the device by eliminating a temporary memory and a memory controller for the temporary memory and can also reduce processing time.

Abstract translation: 一种通过消除临时存储器和存储器控制器来有效且经济地接收数据包的设备。 该设备包括：检查逻辑电路，用于一旦数据单元到达就检查数据单元，以便发现包中包含的错误并根据检查数据单元的结果产生控制信号; 多路复用器，用于一旦数据单元到达就接收数据单元并分配接收到的数据单元; 以及FIFO存储器，用于接收数据单元，将数据单元存储在相应的一个FIFO存储器中，并根据来自检查逻辑电路的控制信号删除或完成存储数据单元。 本发明可以通过消除用于临时存储器的临时存储器和存储器控制器来降低设备的制造成本，并且还可以减少处理时间。

公开(公告)号：KR100349671B1

公开(公告)日：2002-08-22

申请号：KR1019990057298

申请日：1999-12-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  모상만 ,  한우종 ,  윤석한

IPC: H04L12/00

CPC classification number: G06F15/17337

Abstract: 본발명은노드연결장치에관한것으로, 고정된 3개의연결링크를가지고도자유로운노드의확장을보장하고 2(n > 1)개의노드로분할이용이하여일반패키지방법에적합한개선된연결장치인, 3-링크노드상호연결장치및 그방법과그를이용한병렬처리시스템을제공하기위하여, 세개의링크를가지며상기세 개의링크가각각다른노드와연결되어있는제 1 노드; 세개의링크를가지며그 중한 개의링크가상기제 1 노드와연결되어있고, 나머지두 개의링크가 X+ 방향및 X- 방향의연결을담당하는제 2 노드; 세개의링크를가지며그 중한 개의링크가상기제 1 노드와연결되어있고, 나머지두 개의링크가 Y+ 방향및 Y- 방향의연결을담당하는제 3 노드; 및세 개의링크를가지며그 중한 개의링크가상기제 1 노드와연결되어있고, 나머지두 개의링크가 Z+ 방향및 Z- 방향의연결을담당하는제 4 노드를포함하며, 병렬처리시스템등에이용됨.

公开(公告)号：KR100260518B1

公开(公告)日：2000-07-01

申请号：KR1019970048564

申请日：1997-09-24

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: G06F13/00

Abstract: PURPOSE: An apparatus and a method for controlling a non-maskable interrupt signal are provided to transfer an urgent external event to a processor quickly and effectively, by including a processor interface unit, a control circuit and an interrupt control register, a to enable the interrupt signal to be driven and withdrawn, by using the data stored in the register. CONSTITUTION: An NMIC(Non-Maskable Interrupt Controller)(102) is connected to a processor(101) via a processor bus(106) and an NMI signal(107). Three external signals of an urgent interrupt signal(103), a reset signal(104) and a clock signal(105) are inputted into the NMIC(102). The NMIC(102) transfers the urgent event applied from outside, to the processor(101) via the NMI signal(107). The NMIC(102) includes a processor interface circuit(108), a control circuit(109), an interrupt control register(110) and an internal bus(111). The processor interface circuit(108) provides a register read path between the processor(101) and the NMIC(102) via the processor bus(106). The interface circuit(108) and the register(110) are connected to each other via the internal bus(111). The circuit(109) controls all internal resources and connection signals of the NMIC(102).

Abstract translation: 目的：提供一种用于控制不可屏蔽中断信号的装置和方法，通过包括处理器接口单元，控制电路和中断控制寄存器来快速有效地将紧急外部事件传送到处理器，以使能 通过使用存储在寄存器中的数据来驱动和撤销中断信号。 构成：NMIC（不可屏蔽中断控制器）（102）经由处理器总线（106）和NMI信号（107）连接到处理器（101）。 将紧急中断信号（103），复位信号（104）和时钟信号（105）的三个外部信号输入到NMIC（102）。 NMIC（102）经由NMI信号（107）将从外部施加的紧急事件传送到处理器（101）。 NMIC（102）包括处理器接口电路（108），控制电路（109），中断控制寄存器（110）和内部总线（111）。 处理器接口电路（108）经由处理器总线（106）在处理器（101）和NMIC（102）之间提供寄存器读取路径。 接口电路（108）和寄存器（110）经由内部总线（111）彼此连接。 电路（109）控制NMIC（102）的所有内部资源和连接信号。

公开(公告)号：KR1020000032809A

公开(公告)日：2000-06-15

申请号：KR1019980049406

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  윤석한

IPC: G06F9/46

Abstract: PURPOSE: An interrupt acknowledge controller and control methods for single signal interrupt processor is disclosed to quick and efficiently provide vector to the processor and to control interrupt acknowledge with interrupt acknowledge controller. CONSTITUTION: An interrupt acknowledge controller and the control methods for single signal interrupt processor is initiated with interrupt register bit reading 0(s301). The interrupt acknowledge controller checks if the local bus displays INTA signal of 1(s302). If not 1 repeat (s302), if 1 check whether IAC's ITYPE signal value is 3(s303). If 3, set TIV field's value through local bus' DATA signal, local bus' DONE signal to 1 and processed IACK signal of IAC as 1(s304) and go to (s310). If ITYPE's value is not 3, check if it is 2(s305). If 2, set DATA signal's SLIV field value, local bus' DONE signal as 1, IACK signal as 1, go to step 310(s306). If ITYPE value is not 2 in (s305), check if ITYPE signal is 1(s307). If 1, set IPIV field value of local bus' data signal and DONE signal as 1, IACK signal as 1, go to step 310(s308). If ITYPE signal value is not 1 in (s307), set local bus' DONE signal as 1, IACK signal as 1, and in (s310), check if INTA signal is 0(s309). If not 0 repeat (s310), and if 0 deassert local bus' DATA signal set local bus' DONE signal as 0, IACK signal as 0 and repeat from step 302(s311).

Abstract translation: 目的：公开一种用于单信号中断处理器的中断确认控制器和控制方法，以快速有效地向处理器提供向量，并通过中断确认控制器控制中断确认。 构成：中断确认控制器和单信号中断处理器的控制方式由中断寄存器位读为0（s301）启动。 中断确认控制器检查本地总线是否显示INTA信号为1（s302）。 如果不是1重复（s302），如果1检查IAC的ITYPE信号值是否为3（s303）。 如果3，通过本地总线“DATA”信号，本地总线“DONE”信号设置为1，并将IAC的IACK信号处理为1（s304）并转到（s310），设置TIV字段的值。 如果ITYPE的值不是3，请检查是否为2（s305）。 如果2，设置DATA信号的SLIV字段值，局部总线'DONE信号为1，IACK信号为1，转到步骤310（s306）。 如果（s305）中ITYPE值不为2，请检查ITYPE信号是否为1（s307）。 如果1，将本地总线'数据信号和DONE信号的IPIV字段值设置为1，将IACK信号设置为1，转到步骤310（s308）。 如果（s307）中ITYPE信号值不为1，则将本地总线'DONE信号设为1，IACK信号为1，在（s310）中，检查INTA信号是否为0（s309）。 如果不是0重复（s310），并且如果0将本地总线'DATA信号设置为本地总线'DONE信号为0，则IACK信号为0并从步骤302（s311）重复）。

公开(公告)号：KR100218666B1

公开(公告)日：1999-09-01

申请号：KR1019970012106

申请日：1997-04-02

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: H04L12/801 ,  H04L12/833 ,  H04L12/927 ,  H04L12/18

Abstract: 본 발명은 여러개의 노드로 구성된 병렬 컴퓨터 시스템에서 다단계 상호 연결망을 통하여 패킷을 전송하기 위한 패킷 경로 제어 방법에 관한 것으로, 긴급 전송 여부, 브로드캐스트 전송 여부, 상호 연결망의 구성 형태, 노드 식별자 등의 기본 전송 정보를 이용하여 최단 경로로 패킷을 신속하게 전송하고 경로가 막히거나 정체될 경우 이용 가능한 다른 경로를 사용하여 효과적으로 패킷을 전송할 수 있도록 경로 제어 태그를 생성함으로써 노드간 패킷 전송 효율을 극대화할 수 있는 다단계 상호 연결망을 위한 경로 제어 태그 생성 방법이 제시된다.
본 발명에 따른 경로 제어 태그 생성 방법은 최대 128개까지의 노드가 연결될 수 있는 병렬 컴퓨터 시스템에 적용하기 위한 것으로, 기본 전송 정보를 이용하여 전송 대상 패킷에서 요구되는 경로 제어 태그의 개수를 파악한 후 긴급 플래그, 브로드캐스트 정보, 수신 노드 식별자 등을 참조하여 각각의 태그를 순서대로 생성한다.

公开(公告)号：KR100176077B1

公开(公告)日：1999-05-15

申请号：KR1019960056399

申请日：1996-11-22

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한 ,  임기욱

IPC: G06F13/00

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템 및 패킷 상호 연결망에 관한 것으로, 송신 메시지에 대한 전송 응답의 처리를 효과적으로 수행하기 위해 메시지 송신 인터페이스에 전송 응답 처리 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답의 처리를 신속하게 수행할 수 있는 전송 처리 응답 처리 제어기 및 그 제어 방법이 제시된다.

公开(公告)号：KR100170507B1

公开(公告)日：1999-03-30

申请号：KR1019950024213

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  윤석한

IPC: G06F9/46

Abstract: 본 발명은 멀티프로세서 인터럽트 처리기에서의 인터럽트 수신용 메시지 큐의 제어방법에 관한 것으로서, 그 특징은, 긴급 메시지 저장수단과 소정개수의 일반 메시지 저장수단들과 제어상태 저장수단을 포함한 멀티프로세서 인터럽트 처리기를 제어하기 위한 인터럽트 수신용 메시지 큐의 제어 방법에 있어서, 상기 멀티프로세서 인터럽트 처리기가 초기화되는 제1과정과, 현상태가 응답회신 상태인지와 수신 메시지에 전송 오류가 없는지와 상기 수신 메시지가 일반 메시지인지를 판단하는 제2과정과, 상기 제2과정에서 현상태가 응답회신 상태이고 상기 수신 메시지에 전송 오류가 없고 상기 수신 메시지가 일반 메시지로 판단되면, 상기 일반 메시지 저장수단에 상기 수신 메시지를 저장하는 제3과정과, 상기 제2과정에서 현상태가 응답회신상태가 � ��니거나 상기 수신 메시지에 전송 오류가 있거나 상기 수신 메시지가 긴급 메시지로 판단되면, 상기 제어상태 저장수단의 일부 비트들을 '비유효'를 나타내도록 설정하는 제4과정 및 상기 제3과정 또는 제4과정 수행 후, 상기 제2과정으로 진행하는 제5과정을 포함하는 데에 있고, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.

公开(公告)号：KR1019980039196A

公开(公告)日：1998-08-17

申请号：KR1019960058190

申请日：1996-11-27

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: G06F13/38

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템에서 패킷 상호 연결망을 통한 노드간 메시지 전송에 관한 것으로, 수신 메시지에 대한 전송 응답을 송신 노드에게 효과적으로 회신하기 위해 메시지 송신 인터페이스에 전송 응답 회신 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답을 신속하게 전송할 수 있는 전송 응답 회신 제어기 및 그 제어 방법이 제시된다.

公开(公告)号：KR1019970029126A

公开(公告)日：1997-06-26

申请号：KR1019950042112

申请日：1995-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: G06F15/163

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템을 위한 연결망 인터페이스(network interface) 및 메시지 전송방법(message transfer method)에 관한 것으로서, 그 특징은 복수개의 노드들이 상호 연결망을 통하여 서로 연결되어 메시지를 전달하고, 각 노드 내에서는 1개 이상의 프로세서와 지역 공유 메모리가, 필요에 따라서는 입출력 장치도, 노드 버스를 통하여 상호 접속되고 연결망 인터페이스를 통하여 상기 상호 연결망과 접속된 형태의 컴퓨터 시스템을 위한 연결망 인터페이스에 있어서, 상기 연결망 인터페이스의 내부에서 데이터를 전송하는 통로 역할을 하는 지역 버스와, 상기 노드 버스와 상기 지역 버스를 연결시켜주는 버스 연결수단과, 상기 프로세서에 의해 의뢰된 메시지를 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 모리로부터 읽어와서 패킷화하여 그 패킷을 상기 상호 연결망으로 송신하는 송신부 및 패킷을 상기 상호 연결망으로부터 수신해서 복원하여 상기 지역 버스와 상기 버스 연결수단과 상기 노드 버스를 통하여 상기 지역 공유 메모리에 복원된 메시지를 저장하는 수신부를 포함하는 데에 있다.
그러므로, 그 효과는 메모리 대응 전송방식과 DMA 기반 전송방식을 모두 지원함으로써 메시지의 특징과 성격에 따라 최적의 전송방식으로 전송할 수 있으며 소프트웨어에 대하여 투명하게 전송할 수 있고, 제어 메시지에 대한 브로드캐스트 전송 및 멀티캐스트 전송을 하드웨적으로 지원함으로써 전송 지연시간을 줄이고 전송 대역폭을 높여 전송을 최적화하며 다양한 전송 기능을 제공함에 있다.