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公开(公告)号：KR1020110069288A
公开(公告)日：2011-06-23
申请号：KR1020090125961
申请日：2009-12-17
Applicant: 한국전자통신연구원
IPC: H01L21/306
CPC classification number: H01L21/76802 , H01L21/7621
Abstract: PURPOSE: A method for forming a through silicon via is provided to prevent the performance deterioration of a device after a final packaging process by obtaining a uniform step coverage when a dielectric layer, a diffusion preventing layer, and a seed layer are deposited. CONSTITUTION: A via is formed on a silicon substrate by etching the silicon substrate(10). A part of a scallop on the sidewall of the via is removed(20). The surface of the scallop is oxidized(30). The scallop is removed by etching an oxide layer formed on the surface of the scallop(40).
Abstract translation: 目的：提供一种用于形成贯通硅通孔的方法，以防止在最终封装过程中器件的性能恶化，通过在沉积介电层，扩散防止层和籽晶层时获得均匀的台阶覆盖。 构成：通过蚀刻硅衬底（10）在硅衬底上形成通孔。 通孔的侧壁上的扇贝的一部分被去除（20）。 扇贝的表面被氧化（30）。 通过蚀刻形成在扇贝（40）的表面上的氧化物层来除去扇贝。
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公开(公告)号：KR1020100065766A
公开(公告)日：2010-06-17
申请号：KR1020080124277
申请日：2008-12-08
Applicant: 한국전자통신연구원
IPC: H01L29/786
CPC classification number: H01L51/0021 , H01L51/0545 , H01L51/105
Abstract: PURPOSE: A method of manufacturing an organic thin-film transistor by self alignment is provided to improve device performance and production yield by preventing the misalignment between a gate and a source-drain electrode. CONSTITUTION: A sensitive film and a photo-bleaching film are laminated on a gate insulating layer. The sensitive film(104a) at a field region is selectively exposed through an exposure process. The photo-bleaching film(105) is removed, and the sensitive film on the gate electrode and the sensitized filed region has inverse pattern. And then, the exposure process over the whole region is performed, and the sensitive film of the source and drain region which has no inverse pattern is sensitized.
Abstract translation: 目的：提供通过自对准制造有机薄膜晶体管的方法，以通过防止栅极和源极 - 漏极之间的不对准来提高器件性能和生产率。 构成：在栅绝缘层上层压感光膜和光漂白膜。 场区域的敏感膜（104a）通过曝光工艺选择性曝光。 去除光漂白膜（105），栅极电极和敏化区域上的敏感膜具有反向图案。 然后，进行整个区域的曝光处理，并且没有反向图案的源极和漏极区域的敏感膜被致敏。
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公开(公告)号：KR1020100063577A
公开(公告)日：2010-06-11
申请号：KR1020080122151
申请日：2008-12-03
Applicant: 한국전자통신연구원
IPC: B24B37/00 , B24B37/34 , H01L21/304
Abstract: PURPOSE: A chemical mechanical polishing apparatus is provided to improve flatness and uniformity of a CMP(Chemical Mechanical Polishing) process by smoothly letting abrasive into the center of a workpiece. CONSTITUTION: A chemical mechanical polishing apparatus(1) comprises a movable device frame(10), a workpiece polishing unit(30), and workpiece holder unit(50). The movable device frame is movably installed in an equipment base(10a). The workpiece polishing unit is rotatably installed between the device frames to grind the workpiece. The workpiece holder unit is installed on the lower part of the workpiece polishing unit. The workpiece is mounted on the workpiece holder unit.
Abstract translation: 目的：提供化学机械抛光装置，通过平滑地将研磨剂放入工件的中心来提高CMP（化学机械抛光）工艺的平整度和均匀性。 构成：化学机械抛光装置（1）包括可移动装置框架（10），工件抛光单元（30）和工件保持单元（50）。 可移动装置框架可移动地安装在设备基座（10a）中。 工件抛光单元可旋转地安装在装置框架之间以研磨工件。 工件保持单元安装在工件抛光单元的下部。 工件安装在工件支架单元上。
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公开(公告)号：KR100620911B1
公开(公告)日：2006-09-13
申请号：KR1020040091710
申请日：2004-11-11
Applicant: 한국전자통신연구원
IPC: H01L21/60
Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층-
公开(公告)号：KR1020060032448A
公开(公告)日：2006-04-17
申请号：KR1020040081397
申请日：2004-10-12
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L21/28587
Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피-
Patent Agency Ranking
公开(公告)号：KR1020030013557A
公开(公告)日：2003-02-15
申请号：KR1020010047622
申请日：2001-08-08
Applicant: 한국전자통신연구원
IPC: H01L21/768
Abstract: PURPOSE: A method for fabricating a metal interconnection of a semiconductor device is provided to prevent a fine pillar-type metal pattern, by making metal layers connected by a pillar-type metal pattern, by forming the metal pattern after a process for patterning a metal layer for forming a lower metal interconnection, by having the lower metal interconnection and the metal pad made of a metal layer, and by making the lower portion of the metal pattern broader than the upper portion. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(301) and patterned to form a contact hole so that a predetermined portion of the substrate is exposed. A metal layer and an anti-reflective coating(ARC) are sequentially formed on the interlayer dielectric to fill the contact hole. The ARC is patterned. The metal layer in the exposed portion is etched to form a lower metal interconnection. After a photoresist layer is formed, a predetermined photoresist layer pattern is formed on the ARC. The photoresist layer is patterned to make the photoresist layer left between the lower metal interconnections. After the ARC is patterned, the metal layer in the exposed portion is etched to form the metal pattern. After a spacer(306) is formed on the sidewall of the metal pattern and the lower metal interconnection, the metal layer in the exposed portion is etched. The second interlayer dielectric(313) is formed and planarized until the surface of the metal pattern is exposed. A metal interconnection is formed on the second interlayer dielectric.
Abstract translation: 目的：提供一种用于制造半导体器件的金属互连的方法，以通过在金属图案化的工艺之后形成金属图案来通过在柱状金属图案上连接金属层来防止细柱型金属图案 通过具有由金属层制成的下金属互连和金属垫，以及通过使金属图案的下部比上部更宽而形成下金属互连的层。 构成：在半导体衬底（301）上形成层间电介质，并构图以形成接触孔，以使衬底的预定部分露出。 在层间电介质上依次形成金属层和抗反射涂层（ARC）以填充接触孔。 ARC图案化。 蚀刻暴露部分中的金属层以形成下部金属互连。 在形成光致抗蚀剂层之后，在ARC上形成预定的光致抗蚀剂层图案。 对光致抗蚀剂层进行图案化以使光致抗蚀剂层留在下部金属互连之间。 在ARC被图案化之后，暴露部分中的金属层被蚀刻以形成金属图案。 在金属图案和下金属互连的侧壁上形成间隔物（306）之后，暴露部分中的金属层被蚀刻。 第二层间电介质（313）形成并平坦化，直到金属图案的表面露出。 在第二层间电介质上形成金属互连。
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公开(公告)号：KR101804837B1
公开(公告)日：2017-12-06
申请号：KR1020110011565
申请日：2011-02-09
Applicant: 한국전자통신연구원
IPC: H01L21/768 , H01L21/02 , C01B31/04 , H01L21/48
Abstract: 본발명은생산성및 생산수율을증대또는극대화할수 있는비어전극의제조방법을개시한다. 그의제조방법은, 기판에비어홀을형성하는단계와, 상기비어홀의측벽및 바닥에촉매층을형성하는단계와, 상기촉매층을그라핀입자들이혼합된용액(solution)에노출시켜, 상기비어홀 내에그라핀층을형성하는단계를포함한다.
Abstract translation: 本发明公开了一种能够提高或最大化生产率和产量的通孔电极的制造方法。 该方法包括以下步骤：在衬底中形成通孔;在通孔的侧壁和底部上形成催化剂层;将催化剂层暴露于其中混合石墨烯颗粒以形成石墨烯层的溶液 一个包括形成。
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公开(公告)号：KR1020120024345A
公开(公告)日：2012-03-14
申请号：KR1020100129142
申请日：2010-12-16
Applicant: 한국전자통신연구원
Inventor： 박건식
CPC classification number: H01L23/481 , H01L21/0226 , H01L21/76832 , H01L23/522
Abstract: PURPOSE: A semiconductor device and a method for forming the same are provided to shorten metal-filling time of via hole by multiplying an electroplating speed. CONSTITUTION: A substrate(1) having an upper surface(1a) and a lower surface(1b) is provided. Via hole is formed on the substrate. A seed layer(9) is formed on the floor and side wall of the via hole and on the substrate. The seed layer which is located on the floor of via hole is exposed. An unseeded layer(11) which does not perform a seed role is formed on the sidewall of the via hole. A plating layer is grown up from the exposed seed layer through a plating process. Via filling via hole is formed.
Abstract translation: 目的：提供半导体器件及其形成方法，以通过乘以电镀速度来缩短通孔的金属填充时间。 构成：提供具有上表面（1a）和下表面（1b）的基板（1）。 在基板上形成通孔。 种子层（9）形成在通孔的底板和侧壁上以及基板上。 位于通孔地板上的种子层露出。 在通孔的侧壁上形成不起作用的未密封层（11）。 通过电镀工艺从暴露的种子层生长镀层。 通过填充通孔形成。
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公开(公告)号：KR101057658B1
公开(公告)日：2011-08-18
申请号：KR1020080122019
申请日：2008-12-03
Applicant: 한국전자통신연구원
IPC: H01L31/00
Abstract: 본 발명은 평판형 구조를 가지면서, 각 마이크로픽셀 간을 효과적으로 격리시켜 동작의 정확성 및 안정성을 높인 실리콘 포토멀티플라이어 및 그 제조방법에 관한 것으로서, 상기 실리콘 포토멀티플라이어는, 기판과, 상기 기판의 상부에 형성되어 입력광에 의한 전류의 생성 및 증폭이 이루어지는 활성층과, 상기 활성층 보다 더 깊게 형성되고, 전기적 절연 및 광반사 기능을 갖는 물질로 내부가 매립되어, 인접한 마이크로픽셀의 활성층 간의 누화(Cross talk)를 방지하는 트렌치와, 상기 활성층의 상부면에 각각 형성된 애노드 전극 및 캐소드 전극과, 상기 활성층의 애노드 전극 및 캐소드 전극이 형성되지 않은 나머지 상부면에 형성된 절연층을 포함하여 이루어진다.
실리콘 포토멀티플라이어(SIPM), 평판형, 트렌치 공법, 애벌런치 효과Abstract translation: 的硅光电倍增器，当它涉及一种用于生产硅光电倍增器中，基板和以提高的精度和操作的可靠性将基板有效地分离，同时具有板状结构中的每个MP肝本发明 串扰在有源层上方形成产生并通过由该输入光，在电流放大，被更深入地比有源层的形成，内部填充有具有电绝缘性和光反射功能的材料，在相邻的微像素有源层之间（跨 以防止谈话沟槽），包括未在所述有源层至所述有源层的顶表面形成的阳极电极和阴极电极的每个形成为形成在阳极电极和剩余的顶表面的阴极电极的绝缘层。
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公开(公告)号：KR1020110073259A
公开(公告)日：2011-06-29
申请号：KR1020100122303
申请日：2010-12-02
Applicant: 한국전자통신연구원
CPC classification number: H01L51/5203 , H01L51/56 , H01L2251/56
Abstract: PURPOSE: An organic light emitting device and manufacturing method thereof are provided to adjust the interval between patterned metal electrodes, thereby maximizing light efficiency while light emitted from a light emitting layer passes between patterned metal electrodes. CONSTITUTION: A frontal electrode is coated on a substrate. A hole transfer layer(23) is coated on the frontal electrode and transfers a hole injected from the frontal electrode. A light emitting layer is coated on the hole transfer layer and emits light by combining the hole with an electron. An electron transfer layer(25) is coated on the light emitting layer and transfers an electron to the light emitting layer. A rear electrode(26) is coated on the electron transfer layer and injects an electron into the electron transfer layer. At least one of the frontal electrode and the rear electrode is formed by a patterned metal electrode so that light emitted from the light emitting layer is emitted between the patterned metal electrodes.
Abstract translation: 目的：提供一种有机发光器件及其制造方法，以调整图案化的金属电极之间的间隔，从而当从发光层发射的光通过图案化的金属电极之间时，光效达到最大。 构成：将正面电极涂覆在基材上。 空穴转移层（23）被涂覆在正面电极上，并传送从正面电极注入的空穴。 发光层涂覆在空穴转移层上，并通过将该孔与电子结合而发光。 电子转移层（25）涂覆在发光层上并将电子传递到发光层。 后电极（26）涂覆在电子转移层上，并将电子注入电子转移层。 正面电极和后电极中的至少一个由图案化的金属电极形成，使得从发光层发射的光在图案化的金属电极之间发射。
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