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公开(公告)号：KR1020040042131A
公开(公告)日：2004-05-20
申请号：KR1020020070288
申请日：2002-11-13
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: PURPOSE: A fabrication method of a field emission device is provided to form a cathode tip by revaporizing a conducting material in case of dry etching process to form a cathode. CONSTITUTION: A fabrication method of a field emission device comprises a step of forming gradually a first conducting layer, a second conducting layer to use a cathode(13a) on a plate(11), a step of forming a mask pattern on the second conducting layer for embodying a cathode shape, a step of etching the second conducting layer of exposing part by using the mask pattern with an etching mask and forming a cathode tip(16) by revaporizing an etched conducting material(13b) at a side wall of the mask pattern and the second conducting layer, a step of forming gradually an insulating layer and a third conducting layer at all top part surface and flattening them by removing the third conducting layer and the insulating layer with a predetermined thickness, and a step of etching an exposed insulating layer with a predetermined depth to expose a part of the cathode tip.
Abstract translation: 目的：提供场致发射器件的制造方法，以在干蚀刻工艺的情况下通过再蒸发导电材料形成阴极尖端以形成阴极。 构成：场致发射器件的制造方法包括逐渐形成第一导电层的步骤，在板（11）上使用阴极（13a）的第二导电层，在第二导电层上形成掩模图案的步骤 用于体现阴极形状的层;通过使用掩模图案用蚀刻掩模蚀刻曝光部分的第二导电层的步骤，并且通过在所述阴极侧壁的侧壁处再蒸发蚀刻的导电材料（13b）形成阴极尖端（16） 掩模图案和第二导电层，在所有顶部表面逐渐形成绝缘层和第三导电层并通过以预定厚度去除第三导电层和绝缘层使它们平坦化的步骤，以及蚀刻 暴露的绝缘层具有预定的深度以暴露阴极尖端的一部分。
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公开(公告)号：KR1020040038379A
公开(公告)日：2004-05-08
申请号：KR1020020067280
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A smart power device with a built-in silicon germanium HBT(hetero-junction bipolar transistor) is provided to embody a high voltage tolerance greater than 100 voltage by effectively distributing a drain electric filed, to satisfy an ultra high speed and a high voltage tolerance by using an epi layer of 1.5 micro meter class, and to improve integration by using a trench isolation technology. CONSTITUTION: A substrate(31) is prepared in which an oxygen ion implantation layer with an open space is formed between two semiconductor layers. A silicon germanium HBT is formed on the substrate. A CMOS(complementary metal oxide semiconductor) device is formed on the substrate. A bipolar device is formed on the substrate. An LDMOS(lateral double diffused metal oxide semiconductor) device is formed on the substrate.
Abstract translation: 目的：通过有效分配漏极电场，提供内置硅锗HBT（异质结双极晶体管）的智能功率器件，以实现大于100的高电压容限，以满足超高速和高速 通过使用1.5微米级的外延层进行电压容限，并通过使用沟槽隔离技术改善集成度。 构成：制备其中在两个半导体层之间形成具有开放空间的氧离子注入层的衬底（31）。 在基板上形成硅锗HBT。 在基板上形成CMOS（互补金属氧化物半导体）器件。 在基板上形成双极器件。 在基板上形成LDMOS（横向双扩散金属氧化物半导体）器件。
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公开(公告)号：KR1020030023286A
公开(公告)日：2003-03-19
申请号：KR1020010056434
申请日：2001-09-13
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: PURPOSE: A semiconductor device having a metal wiring layer completely buried in a hole and fabrication method by using a selective nitridation process are provided to prevent generation of a void and a short circuit when the metal line layer is buried into a contact hole or a via hole. CONSTITUTION: A hole(104) and an interlayer dielectric(103) are formed on a semiconductor substrate(101). The first material layer pattern(105a) is formed on an inner wall and a bottom of the hole(104) and the interlayer dielectric(103). The second material layer pattern(109a) is formed on the first material layer pattern(105a). A metal line layer is formed by burying sequentially the first metal layer pattern(111a), the second metal layer pattern(113a), the third metal layer pattern(115a), and the fourth metal layer pattern(117a) into the hole(104).
Abstract translation: 目的：提供一种将金属布线层完全埋入孔中的半导体器件，并且通过使用选择性氮化处理的制造方法来防止当金属线层埋入接触孔或通孔中时产生空隙和短路 孔。 构成：在半导体基板（101）上形成有孔（104）和层间电介质（103）。 第一材料层图案（105a）形成在孔（104）和层间电介质（103）的内壁和底部上。 第二材料层图案（109a）形成在第一材料层图案（105a）上。 通过将第一金属层图案（111a），第二金属层图案（113a），第三金属层图案（115a）和第四金属层图案（117a）依次埋入孔（104）中而形成金属线层 ）。
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公开(公告)号：KR102238755B1
公开(公告)日：2021-04-12
申请号：KR1020170086652
申请日：2017-07-07
Applicant: 한국전자통신연구원
IPC: H01L21/02 , H01L21/324 , H01L21/225
Abstract: 본발명은전력반도체소자의제조방법에관한것으로, 기판의상부에이온주입영역및 이온주입영역의적어도일부를둘러싸는가드링영역을형성하는것, 기판상에이온주입영역및 가드링영역을덮는제1 절연막을형성하는것, 제1 절연막을열처리하는것 및제1 절연막상에제1 절연막보다두꺼운제2 절연막을형성하는것을포함하되, 기판은실리콘카바이드를포함하고, 열처리는질소(N) 원소를포함하는가스를이용하여수행되는전력반도체소자의제조방법이제공된다.
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公开(公告)号：KR1020120061708A
公开(公告)日：2012-06-13
申请号：KR1020100125025
申请日：2010-12-08
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7801 , H01L29/66674
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to manufacture the semiconductor device with high reliability by forming uniform density of a second conductivity type dopant within a doping region. CONSTITUTION: A trench(121) is formed on a first conductivity type semiconductor substrate. A trench dopant containing film(130) which includes a second conductivity type dopant is formed on the bottom surface and a side wall of the trench. A doping region(132) is formed by diffusing the dopant within the trench dopant containing film to the inside the semiconductor substrate. The trench dopant containing film is eliminated.
Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在掺杂区域内形成均匀的第二导电型掺杂剂的密度来制造具有高可靠性的半导体器件。 构成：在第一导电型半导体衬底上形成沟槽（121）。 在沟槽的底表面和侧壁上形成包括第二导电型掺杂剂的含沟槽掺杂剂的膜（130）。 掺杂区域（132）通过将沟槽掺杂剂膜内的掺杂剂扩散到半导体衬底的内部而形成。 消除了含沟槽掺杂剂的膜。
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Patent Agency Ranking
公开(公告)号：KR1020100065766A
公开(公告)日：2010-06-17
申请号：KR1020080124277
申请日：2008-12-08
Applicant: 한국전자통신연구원
IPC: H01L29/786
CPC classification number: H01L51/0021 , H01L51/0545 , H01L51/105
Abstract: PURPOSE: A method of manufacturing an organic thin-film transistor by self alignment is provided to improve device performance and production yield by preventing the misalignment between a gate and a source-drain electrode. CONSTITUTION: A sensitive film and a photo-bleaching film are laminated on a gate insulating layer. The sensitive film(104a) at a field region is selectively exposed through an exposure process. The photo-bleaching film(105) is removed, and the sensitive film on the gate electrode and the sensitized filed region has inverse pattern. And then, the exposure process over the whole region is performed, and the sensitive film of the source and drain region which has no inverse pattern is sensitized.
Abstract translation: 目的：提供通过自对准制造有机薄膜晶体管的方法，以通过防止栅极和源极 - 漏极之间的不对准来提高器件性能和生产率。 构成：在栅绝缘层上层压感光膜和光漂白膜。 场区域的敏感膜（104a）通过曝光工艺选择性曝光。 去除光漂白膜（105），栅极电极和敏化区域上的敏感膜具有反向图案。 然后，进行整个区域的曝光处理，并且没有反向图案的源极和漏极区域的敏感膜被致敏。
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公开(公告)号：KR1020100063577A
公开(公告)日：2010-06-11
申请号：KR1020080122151
申请日：2008-12-03
Applicant: 한국전자통신연구원
IPC: B24B37/00 , B24B37/34 , H01L21/304
Abstract: PURPOSE: A chemical mechanical polishing apparatus is provided to improve flatness and uniformity of a CMP(Chemical Mechanical Polishing) process by smoothly letting abrasive into the center of a workpiece. CONSTITUTION: A chemical mechanical polishing apparatus(1) comprises a movable device frame(10), a workpiece polishing unit(30), and workpiece holder unit(50). The movable device frame is movably installed in an equipment base(10a). The workpiece polishing unit is rotatably installed between the device frames to grind the workpiece. The workpiece holder unit is installed on the lower part of the workpiece polishing unit. The workpiece is mounted on the workpiece holder unit.
Abstract translation: 目的：提供化学机械抛光装置，通过平滑地将研磨剂放入工件的中心来提高CMP（化学机械抛光）工艺的平整度和均匀性。 构成：化学机械抛光装置（1）包括可移动装置框架（10），工件抛光单元（30）和工件保持单元（50）。 可移动装置框架可移动地安装在设备基座（10a）中。 工件抛光单元可旋转地安装在装置框架之间以研磨工件。 工件保持单元安装在工件抛光单元的下部。 工件安装在工件支架单元上。
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公开(公告)号：KR100954379B1
公开(公告)日：2010-04-26
申请号：KR1020070108544
申请日：2007-10-26
Applicant: 한국전자통신연구원
CPC classification number: H01Q7/04 , H01Q1/2208
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
소형 루프안테나에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
다수의 공진주파수를 발생시키고, 안테나 효율이 높은 소형 루프안테나를 제공함.
3. 발명의 해결방법의 요지
동축케이블로 구현되는 제1안테나소자 상기 제1안테나소자와 직렬 연결되며 도선으로 구현되는 제2안테나소자 상기 제1안테나소자와 직렬 연결되되, 제1안테나소자와 제2안테나소자가 연결된 단부의 타단에 직렬 연결되고 도선으로 구현되며 일단이 접지되는 제3안테나소자 및 상기 제2안테나소자로 전원을 공급하는 급전케이블을 포함하는 안테나를 제공함.
4. 발명의 중요한 용도
소형안테나에서 이용됨.
루프 안테나, 케이블 루프 안테나, 다중 급전-
公开(公告)号：KR100620911B1
公开(公告)日：2006-09-13
申请号：KR1020040091710
申请日：2004-11-11
Applicant: 한국전자통신연구원
IPC: H01L21/60
Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층-
公开(公告)号：KR1020060032448A
公开(公告)日：2006-04-17
申请号：KR1020040081397
申请日：2004-10-12
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L21/28587
Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피
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