公开(公告)号：KR1020060070717A

公开(公告)日：2006-06-26

申请号：KR1020040109297

申请日：2004-12-21

Applicant: 한국전자통신연구원

Inventor： 신재헌 ,  장문규 ,  김약연 ,  이성재

IPC: H01L29/78

CPC classification number: H01L29/7839 ,  G11C11/56 ,  H01L29/0891

Abstract: 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터(SB-MOSFET)의 양극 전도성을 이용한 소자 및 소자 동작 방법을 제시한다. 본 발명에 따르면, 실리콘 채널 영역, 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인, 및 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되는 게이트를 포함하는 SB-MOSFET 구조에서, 게이트에 양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가하여 소자를 동작시킴으로써, 정공 전류 및 전자 전류의 두 가지 드레인 전류 상태와 전류가 흐르지 않는 전류 상태의 세 가지 상태를 하나의 SB-MOSFET에 구현할 수 있다. 이에 따라, 이러한 SB-MOSFET를 다단 메모리(multi-bit memory) 소자 또는/ 및 다단 논리 소자 등과 같은 소자로서 이용할 수 있다.
SBTT, 쇼키 장벽, 정공 전류, 전자 전류, 금속실리사이드

公开(公告)号：KR100592740B1

公开(公告)日：2006-06-26

申请号：KR1020040100828

申请日：2004-12-03

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  김약연 ,  신재헌 ,  이성재

IPC: H01L21/335

CPC classification number: H01L29/7613 ,  B82Y10/00 ,  H01L29/872

Abstract: 본 발명은 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 종래의 불순물을 주입하여 소오스 및 드래인 영역을 구성하고 인위적인 양자점을 채널 영역에 형성하는 방식을 이용한 단전자 트랜지스터(Single Electron Transistor; SET) 제작방법 대신에 소오스 및 드래인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하여 제작함으로써, 단전자 트랜지스터(SET)를 위한 양자점(quantum dot)을 형성하기 위하여 종래 기술의 PADOX 공정을 진행할 필요가 없으며, 다양한 쇼트키 접합의 높이를 가지는 실리사이드 물질을 이용하여 터널링 장벽의 높이 및 폭을 인위적으로 조절할 수 있을 뿐만 아니라 단전자 트랜지스터(SET)의 전류 구동능력을 더욱 향상시킬 수 있는 효과가 있다.
단전자 트랜지스터, 전계효과 트랜지스터, 쇼트키 장벽, SOI 기판, 실리사이드

公开(公告)号：KR1020060069064A

公开(公告)日：2006-06-21

申请号：KR1020040108155

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 안창근 ,  조원주 ,  임기주 ,  양종헌 ,  백인복 ,  이성재 ,  백성권

IPC: H01L29/78

CPC classification number: H01L29/66772 ,  H01L29/66636 ,  H01L29/78618 ,  H01L29/7824

Abstract: 본 발명의 초박막의 에스오아이 모스 트랜지스터(SOI MOSFET)는, 반도체기판과, 반도체기판 위에서 중앙부를 제외한 나머지 부분이 리세스된 매몰절연막과, 리세스된 매몰절연막 위에 배치되는 초박막의 단결정실리콘막패턴과, 초박막의 단결정실리콘막패턴 위에서 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 적층되어 구성되는 게이트스택과, 게이트스택 측벽에 배치되는 게이트스페이서막과, 그리고 리세스된 매몰절연막 위에 배치되어 초박막의 단결정실리콘막의 하부면 중에서 리세스된 매몰절연막의 중앙부와 중첩되지 않는 하부면과 중첩되는 리세스된 소스/드레인영역을 구비한다.

公开(公告)号：KR1020050065905A

公开(公告)日：2005-06-30

申请号：KR1020030097068

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  오지훈 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 실리콘 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.

公开(公告)号：KR1020050033179A

公开(公告)日：2005-04-12

申请号：KR1020030069142

申请日：2003-10-06

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  이성재 ,  김약연 ,  신재헌

IPC: H01L29/812

Abstract: A SB-MOSFET(Schottky Barrier Metal-Oxide-Semiconductor Field Effect Transistor) and a fabricating method thereof are provided to remove the short channel effect and to use easily a high permittivity gate oxide film and a metal gate electrode by forming a metal silicide prior to the formation of a gate dielectric. A channel region(112) formed on a silicon substrate(100) is constituted with a source-drain region(110) composed of a metal silicide and a silicon layer between the source-drain regions. The channel region is exposed by a first contact hole(113) of a first interlayer dielectric(114). A gate dielectric film(118) is formed on the channel region within the first contact hole. The first contact hole on the gate dielectric film is buried with a T-shaped gate electrode(120) formed also on the first interlayer dielectric film. A second interlayer dielectric(122) has the T-shaped gate electrode and a second contact hole(124) exposing the source-drain regions. A metal wiring layer(126) is formed by burying the second contact hole.

Abstract translation: 提供了一种SB-MOSFET（肖特基势垒金属氧化物半导体场效应晶体管）及其制造方法以消除短沟道效应，并且通过先前形成金属硅化物容易地使用高介电常数的栅极氧化物膜和金属栅电极 以形成栅极电介质。 形成在硅衬底（100）上的沟道区（112）由源极 - 漏极区之间的由金属硅化物和硅层组成的源极 - 漏极区（110）构成。 沟道区域被第一层间电介质（114）的第一接触孔（113）暴露。 栅电介质膜（118）形成在第一接触孔内的沟道区上。 栅电介质膜上的第一接触孔用也形成在第一层间电介质膜上的T形栅电极（120）掩埋。 第二层间电介质（122）具有T形栅电极和暴露源 - 漏区的第二接触孔（124）。 通过埋入第二接触孔形成金属布线层（126）。

公开(公告)号：KR100470832B1

公开(公告)日：2005-03-10

申请号：KR1020020047506

申请日：2002-08-12

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  이성재 ,  정우석 ,  조원주 ,  박경완

IPC: H01L27/12

CPC classification number: H01L29/42384 ,  H01L29/458 ,  H01L29/7839 ,  H01L29/78609 ,  H01L29/78696

Abstract: 쇼트키 장벽 관통 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 쇼트키 장벽 관통 트랜지스터는, 기계적인 지지를 위한 기판층 위에 형성되면서 상면에 홈을 가지는 매립 절연 산화막을 포함하고, 매우 얇은 SOI(Silicon On Insulator)층이 홈 위를 가로지른다. 절연막이 홈 위 SOI층 부분을 둘러싸며, 그 절연막 위에는 홈보다 넓게 게이트가 형성되어 있다. 게이트 양측에는 실리사이드로 이루어진 소오스/드레인이 위치하며, 홈은 도전막으로 채워져 있다. 본 발명에 따르면, SOI층의 두께를 최소화하여 누설전류가 최소화되고, 게이트 아래의 SOI층 안에 형성되는 채널이 게이트와 도전막으로 완전히 둘러싸인 구조이므로 동작특성이 개선된다.

公开(公告)号：KR100261462B1

公开(公告)日：2000-07-01

申请号：KR1019970046102

申请日：1997-09-08

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  이성재 ,  신민철

IPC: H01L29/00

Abstract: PURPOSE: A multi-channel switching device using single electron tunneling is provided to reduce the number of unit devices by using conductivity according to each electric potential of electron islands. CONSTITUTION: A multi-channel switching device using single electron tunneling comprises a multitude of electron island and a conductive line. The multitude of electron island is arranged in a linear shape. Electrons of the electron island are isolated. The conductive line is penetrated into both directions of each electron island to a vertical direction of the arranged direction. The penetrating current is applied to a few electron island of a whole structure of the electron island arrangement.

Abstract translation: 目的：提供使用单电子隧穿的多通道开关器件，以根据电子岛的每个电位使用电导率来减少单元器件的数量。 构成：使用单电子隧穿的多通道开关器件包括多个电子岛和导电线。 大量的电子岛布置成线形。 分离电子岛的电子。 导电线沿着排列方向的垂直方向贯穿各电子岛的两个方向。 穿透电流被施加到电子岛布置的整个结构的几个电子岛。

公开(公告)号：KR100261270B1

公开(公告)日：2000-07-01

申请号：KR1019970059535

申请日：1997-11-12

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  신민철 ,  이성재 ,  박문호 ,  오상철

IPC: H01L29/775 ,  B82Y10/00

Abstract: PURPOSE: A multi-function device involving a quantum dot array loop structure with multiple coulomb gaps is provided to reduce the size of the device for high integrity, and save consumption power by using very low operation current. CONSTITUTION: The plurality of quantum dots(1,2,...,N) are arrayed by a tunnel bonding to form the quantum dot array loop(30). A source(10) and a drain(20) are connected to two quantum dots of the plurality of quantum dots(1,2,...,N) by the tunnel bonding. Electrons are movable between respective quantum dots(1,2,...,N) by the tunnel bonding. In this structure, the voltage drop between the source(10) and drain(20) is applied to the array loop(30) and drain(20) because the charge capacitance between the drain(20) and quantum dot array loop(30) is much smaller than that between the source(10) and quantum dot array loop(30).

Abstract translation: 目的：提供一种涉及具有多个库仑间隙的量子点阵列环路结构的多功能设备，以减小高度完整性的器件尺寸，并通过使用非常低的工作电流来节省功耗。 构成：多个量子点（1,2，...，N）通过隧道结合排列以形成量子点阵列环（30）。 源极（10）和漏极（20）通过隧道结合连接到多个量子点（1,2，...，N）中的两个量子点。 电子通过隧道结合在各个量子点（1,2，...，N）之间移动。 在这种结构中，源极（10）和漏极（20）之间的电压降被施加到阵列环（30）和漏极（20），因为漏极（20）和量子点阵列环（30）之间的电荷电容 远小于源（10）和量子点阵列环（30）之间的距离。

公开(公告)号：KR1020000032310A

公开(公告)日：2000-06-15

申请号：KR1019980048732

申请日：1998-11-13

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  박경완 ,  신민철 ,  박문호

IPC: H03F3/06

Abstract: PURPOSE: An output terminal amplification circuit for a single-electron circuit and quantum electrons circuit is provided to strengthen output impedance of current consisted of quantum electron demagnetization with the dozens level, and to isolate outside circuit thereby effectively preventing the single-electron circuit from noises. CONSTITUTION: An output terminal amplification circuit for a single electron circuit and quantum electrons circuit comprises the parts of: a single electron transistor(31) in which a gate is connected through a capacitor to output terminal of a memory circuit or a logic circuit with a large source impedance, consisted of a single electron or quantum electrons; an FET transistor(50) in which a gate is connected to source part of the above single electron transistor.

Abstract translation: 目的：提供用于单电子电路和量子电子电路的输出端子放大电路，以加强由数十级的量子电子去磁组成的电流的输出阻抗，并隔离外部电路，从而有效防止单电子电路的噪声 。 构成：用于单电子电路和量子电子电路的输出端子放大电路包括以下部分：单电子晶体管（31），其中栅极通过电容器连接到存储器电路的输出端或逻辑电路 大源阻抗由单电子或量子电子组成; 其中栅极连接到上述单电子晶体管的源极部分的FET晶体管（50）。

公开(公告)号：KR100258096B1

公开(公告)日：2000-06-01

申请号：KR1019970065066

申请日：1997-12-01

Applicant: 한국전자통신연구원

Inventor： 박경완 ,  신민철 ,  이성재 ,  박문호 ,  오상철

IPC: H01L21/20

CPC classification number: H01L21/76262

Abstract: PURPOSE: A method for manufacturing an SOI substrate is provided to achieve the SOI substrate formed with a silicon layer having a low impurity density with uniform thickness. CONSTITUTION: A mixing layer(12) including SiO2 and silicon is formed on a glass substrate(10) in an oxygen atmosphere by using an epitaxial device. At this time, the pressure of oxygen is gradually decreased. A silicon layer(14) is formed on the mixing layer(12) of SiO2 and silicon in a high vacuum state. At this time, the pressure of oxygen becomes zero. The mixing layer(12) of SiO2 and silicon is made of a nonconductor. The density of SiO2 is reduced and the density of silicon is increased in an upper portion of the glass substrate(10).

Abstract translation: 目的：提供一种用于制造SOI衬底的方法，以实现具有均匀厚度的具有低杂质密度的硅层形成的SOI衬底。 构成：通过使用外延装置，在氧气氛中的玻璃基板（10）上形成包括SiO 2和硅的混合层（12）。 此时，氧气的压力逐渐降低。 在高真空状态的SiO 2和硅的混合层（12）上形成硅层（14）。 此时，氧气的压力变为零。 SiO 2和硅的混合层（12）由非导体制成。 SiO 2的密度降低，硅的密度在玻璃基板（10）的上部增加。