公开(公告)号：DE10105627A1

公开(公告)日：2001-10-04

申请号：DE10105627

申请日：2001-02-08

Applicant: IBM

Inventor： LATTIMORE GEORGE M ,  PILLE JUERGEN ,  SAUTER ROLF ,  WENDEL DIETER

IPC: G06F9/30 ,  G11C7/10 ,  G11C7/22 ,  G11C7/00

Abstract: The operating method for a multi-pin storage device is adapted for a device having two or more memory arrangements (201,202) in order to reduce the amount of cabling surface required and includes a multiplexer for each two or more associated read terminals of the memory arrangements. First data is written to a first memory array of the first memory arrangement (201) and second data is written to a first memory array of a second memory arrangement (202), and the first memory array of the second memory arrangement is also designated by the same first address.

公开(公告)号：DE19632780A1

公开(公告)日：1998-02-19

申请号：DE19632780

申请日：1996-08-15

Applicant: IBM

Inventor： BUETTNER STEFAN ,  PILLE JUERGEN ,  WENDEL DIETER ,  WERNICKE FRIEDRICH

IPC: G11C11/41 ,  G11C11/419 ,  G11C7/00 ,  G11C11/413

Abstract: A new method is indicated for the restore of bitlines and datalines from memory-cells. All bit- and datalines are switched together during the restore activity so that all restore-FETs can be prepared with the necessary re-charging current. The non-addressed bitlines are then switched off through their bitswitches. In this manner, the dimensions of the re-charging devices can be considerably reduced.

公开(公告)号：DE69500346T2

公开(公告)日：1997-12-11

申请号：DE69500346

申请日：1995-01-23

Applicant: IBM

Inventor： TORREITER OTTO ,  METZGER ROLAND ,  WENDEL DIETER

IPC: G06F11/10 ,  G06F12/14 ,  G06F12/16 ,  G06F15/78 ,  G06F21/00 ,  G06F21/24 ,  G11C29/40 ,  G11C29/44 ,  G11C29/00 ,  G06F1/00

Abstract: Described is a self test circuitry which provides a general statement about the condition of a thereto coupled memory, whereby the general statement indicates a wanted or unwanted manipulation or alteration within the memory and the contents of the memory or parts of it are not derivable from the generated statement. The general statement is preferably a "fail" or "pass" statement stating whether a deviation in the contents of the memory with respect to the last executed testing has been detected or not. The testing of a non-volatile memory is executed by generating a signature from the contents of the non-volatile memory and comparing the generated signature with a reference value of the signature. When the comparison of the generated signature with the reference value of the signature indicates a difference, a signal is issued and an access to the non-volatile memory is restricted and/or a failure treatment procedure can be started. The access to the non-volatile memory is allowed when the comparison of the generated signature with the reference value of the signature indicates no difference. In order to allow a testing whether an alteration of the contents of the non-volatile memory has happened between successive authorised applications, a new signature from the contents of the non-volatile memory is generated after each application and stored as a new reference value of the signature. The generation of a signature from the contents of the non-volatile memory can be effected by sequentially reading out the contents of the non-volatile memory, combining the first read-out sequence with a start sequence and combining each successive read-out sequence with the result of the preceding combination, whereby the last combination represents the signature of the non-volatile memory. Alternatively, the generation of a signature can be executed by adding digits representing the contents of the respective memory cells, thus forming the sum of digits (the check-sum) representing the signature of the non-volatile memory, or at least of a part of it.

公开(公告)号：DE69500346D1

公开(公告)日：1997-07-17

申请号：DE69500346

申请日：1995-01-23

Applicant: IBM

Inventor： TORREITER OTTO ,  METZGER ROLAND ,  WENDEL DIETER

IPC: G06F11/10 ,  G06F12/14 ,  G06F12/16 ,  G06F15/78 ,  G06F21/00 ,  G06F21/24 ,  G11C29/40 ,  G11C29/44 ,  G11C29/00 ,  G06F1/00

Abstract: Described is a self test circuitry which provides a general statement about the condition of a thereto coupled memory, whereby the general statement indicates a wanted or unwanted manipulation or alteration within the memory and the contents of the memory or parts of it are not derivable from the generated statement. The general statement is preferably a "fail" or "pass" statement stating whether a deviation in the contents of the memory with respect to the last executed testing has been detected or not. The testing of a non-volatile memory is executed by generating a signature from the contents of the non-volatile memory and comparing the generated signature with a reference value of the signature. When the comparison of the generated signature with the reference value of the signature indicates a difference, a signal is issued and an access to the non-volatile memory is restricted and/or a failure treatment procedure can be started. The access to the non-volatile memory is allowed when the comparison of the generated signature with the reference value of the signature indicates no difference. In order to allow a testing whether an alteration of the contents of the non-volatile memory has happened between successive authorised applications, a new signature from the contents of the non-volatile memory is generated after each application and stored as a new reference value of the signature. The generation of a signature from the contents of the non-volatile memory can be effected by sequentially reading out the contents of the non-volatile memory, combining the first read-out sequence with a start sequence and combining each successive read-out sequence with the result of the preceding combination, whereby the last combination represents the signature of the non-volatile memory. Alternatively, the generation of a signature can be executed by adding digits representing the contents of the respective memory cells, thus forming the sum of digits (the check-sum) representing the signature of the non-volatile memory, or at least of a part of it.

公开(公告)号：DE112016003137B4

公开(公告)日：2025-01-30

申请号：DE112016003137

申请日：2016-07-29

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  ROZENFELD AMIRA ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G11C7/12

Abstract: Speicherzellenanordnung aus Static-Random-Access-Memory- (SRAM-) Zellen, die aufweist:eine oder mehrere Gruppen mit SRAM-Zellen (106),wobei jede der einen oder mehreren Gruppen mit SRAM-Zellen (106) zwei oder mehr SRAM-Zellen (106) enthält, die durch wenigstens eine gemeinsame lokale Bitleitung (108) mit einem Eingang eines lokalen Leseverstärkers (104) verbunden sind, undwobei Ausgänge der lokalen Leseverstärker (104) mit einer gemeinsam genutzten globalen Bitleitung (102) verbunden sind, wobei die gemeinsam genutzte globale Bitleitung (102) mit einer Vorladeschaltung verbunden ist, die zum Vorladen der gemeinsam genutzten globalen Bitleitung (102) vor dem Lesen von Daten mit einer programmierbaren Vorladespannung eingerichtet ist, wobei die Vorladeschaltung eine Begrenzerschaltung enthält, die aufweist:eine Vorlade-Reglerschaltung (202), die mit der gemeinsam genutzten globalen Bitleitung (102) zum Vorladen der gemeinsam genutzten globalen Bitleitung (102) mit der programmierbaren Vorladespannung verbunden ist; undeine Bewertungs- und Übersetzungsschaltung (204), die mit der Vorlade-Reglerschaltung (202) und der gemeinsam genutzten globalen Bitleitung (102) zum Kompensieren von Leckstrom der gemeinsam genutzten globalen Bitleitung (102), ohne einen Spannungswert der Bitleitung zu ändern, wobei die Vorlade-Reglerschaltung (202) aufweist:einen ersten p-FET (P1), dessen Source-Anschluss mit einer Versorgungsspannung (110) und dessen Drain-Anschluss mit einem ersten Anschluss eines Vorladeschalters (206) verbunden sind, dessen zweiter Anschluss mit der gemeinsam genutzten globalen Bitleitung (102) verbunden ist; undeinen ersten n-FET (N1), dessen Source-Anschluss mit dem ersten Anschluss des Vorladeschalters (206) verbunden ist, wobei ein Drain-Anschluss des ersten n-FET (N1) mit einem Gate-Anschluss des ersten p-FET (P1) sowie mit einem ersten Anschluss eines ersten programmierbaren Widerstands (208) verbunden ist, dessen zweiter Anschluss mit der Versorgungsspannung (110) verbunden ist,wobei ein Gate-Anschluss des ersten n-FET (N1) mit einem Signal Referenzspannung (Vref) verbunden ist,wobei die Bewertungs- und Übersetzungsschaltung (204) aufweist:einen zweiten n-FET (N2), dessen Source-Anschluss mit der gemeinsam genutzten globalen Bitleitung (102) und dessen Drain-Anschluss mit einem ersten Anschluss eines zweiten programmierbaren Widerstands (210) verbunden sind, dessen zweiter Anschluss mit der Versorgungsspannung (110) verbunden ist,wobei ein Gate-Anschluss des zweiten n-FET (N2) mit dem Signal Vref verbunden ist, undwobei ein Ausgabeanschluss (212) einer globalen Bitleitung (102) mit dem Drain-Anschluss des zweiten n-FET (N2) verbunden ist.

公开(公告)号：DE112016003137T5

公开(公告)日：2018-03-29

申请号：DE112016003137

申请日：2016-07-29

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  ROZENFELD AMIRA ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G11C7/12

Abstract: Eine Speicherzellenanordnung von Gruppen mit SRAM-Zellen kann bereitgestellt werden, bei der in jeder der Gruppen mehrere SRAM-Zellen durch wenigstens eine gemeinsame lokale Bitleitung mit einem Eingang eines lokalen Leseverstärkers verbunden sind. Ausgänge der Verstärker sind mit einer gemeinsam genutzten globalen Bitleitung verbunden. Die gemeinsam genutzte globale Bitleitung ist mit einer Vorladeschaltung verbunden, und die Vorladeschaltung dient dazu, vor dem Lesen von Daten die globale Bitleitung mit einer programmierbaren Vorladespannung vorzuladen. Die Vorladeschaltung weist eine Begrenzerschaltung auf, die eine Vorlade-Reglerschaltung aufweist, die mit der globalen Bitleitung verbunden ist, um die globale Bitleitung mit der programmierbaren Vorladespannung vorzuladen, und eine Bewertungs- und Übersetzungsschaltung, die mit der Vorlade-Reglerschaltung und der globalen Bitleitung verbunden ist, um Leckstrom der globalen Bitleitung zu kompensieren, ohne ihren Spannungswert zu ändern.

公开(公告)号：GB2529861A

公开(公告)日：2016-03-09

申请号：GB201415668

申请日：2014-09-04

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  KUGEL MICHAEL ,  PILLE JUERGEN ,  WENDEL DIETER

IPC: G11C7/06 ,  G11C7/08 ,  G11C8/08 ,  G11C11/419

Abstract: A current latched sense amplifier CSLA 103 comprising a reference current input terminal (109), a control line input terminal 125, a sense current input terminal 108, an output terminal 106, a first NAND gate 100, a transmission gate 104, and two cross coupled inverters T1, T2, T3, T4 each comprising an nMOSFET device T2, T4. The first NAND gate 100 comprises an output terminal being coupled to the output terminal of the amplifier. The transmission gate 104 comprises two transmission terminals and a gate terminal which is coupled to the control line terminal 125. Sources of the n-MOSFETs are coupled to the sense current input terminal and the reference current input terminal, respectively. One of the transmission terminals is coupled to an input terminal of one of the inverters and the other transmission terminal is coupled to an input terminal of the other inverter. The input terminals of the first NAND gate are coupled to the control line terminal and one of the input terminals of the inverters, respectively. The gate terminal of the transmission gate allows for on/off switching. A first inverter 102 couples one of the input terminals of the first NAND gate to the control line 125. A second NAND gate may be coupled to the second terminal of the amplifier, having a second input controlled by the output of the inverter 102. An electronic circuit may also be included which comprises static memory cells and the current sense amplifier (or current latched sense amplifier). Static Memory Cells may be arranged (figure 4 or 5) such that the data output of each of the cells is coupled via an nMOSFET stack (116 Figure 4) to the sense input of the current sense amplifier.

公开(公告)号：DE10225862B4

公开(公告)日：2009-12-17

申请号：DE10225862

申请日：2002-06-11

Applicant: IBM DEUTSCHLAND

Inventor： HALLER WILHELM E ,  SAUTTER ROLF ,  WENDEL DIETER ,  WETTER HOLGER

IPC: G06F7/50 ,  G06F7/506 ,  G06F7/507 ,  G06F9/30

公开(公告)号：DE10105627B4

公开(公告)日：2007-06-21

申请号：DE10105627

申请日：2001-02-08

Applicant: IBM

Inventor： LATTIMORE GEORGE M ,  PILLE JUERGEN ,  SAUTER ROLF ,  WENDEL DIETER

IPC: G11C7/00 ,  G06F9/30 ,  G11C7/10 ,  G11C7/22 ,  G11C11/417

公开(公告)号：DE10116639A1

公开(公告)日：2001-10-25

申请号：DE10116639

申请日：2001-04-04

Applicant: IBM

Inventor： LEENSTRA JENS ,  PILLE JUERGEN ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G06F9/38 ,  G11C8/16 ,  G11C11/417

Abstract: The buffer memory (12) has 64 inputs that are accessed by a write decoder (22) with a control connection to a comparator (20) having four switching stages coupled to data input lines (14). This allows the number of input ports to be reduced.