公开(公告)号：FR2951575A1

公开(公告)日：2011-04-22

申请号：FR0905037

申请日：2009-10-20

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: G11C7/08 ,  G11C7/06

Abstract: L'invention concerne un amplificateur de lecture (SA4) comprenant un transistor cascode (TC) et des moyens pour polariser le transistor cascode, en fournissant une tension de contrôle (Vc) à une borne de grille du transistor cascode. Les moyens de polarisation du transistor cascode comprennent des moyens (SW1) pour isoler la borne de grille du transistor cascode de la sortie du générateur de tension (VG) lors d'une première période de la phase de précharge, afin de survolter la tension de ligne de bit, puis pour relier la borne de grille à la sortie du générateur de tension lors d'une seconde période de la phase de précharge. L'invention s'applique en particulier aux amplificateurs de lecture pour les mémoires non volatiles.

公开(公告)号：FR2948809A1

公开(公告)日：2011-02-04

申请号：FR0903804

申请日：2009-07-31

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: G11C7/06 ,  G11C16/26

Abstract: L'invention concerne un amplificateur de lecture (SA2) comprenant une première entrée de détection (SI1), une seconde entrée de détection (SI2), un circuit de verrouillage (LT2), un premier transistor de contrôle (CT1) à canal P agencé pour alimenter électriquement une première section (IG1) du circuit de verrouillage et présentant une borne de grille (G) reliée à la première entrée de détection (SI1), et un second transistor de contrôle (CT2) à canal P agencé pour alimenter électriquement une seconde section (IG2) du circuit de verrouillage et présentant une borne de grille (G) reliée à la seconde entrée de détection (SI2). Application en particulier aux mémoires embarquées faible puissance.

公开(公告)号：IT202000006109A1

公开(公告)日：2021-09-23

申请号：IT202000006109

申请日：2020-03-23

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS ROUSSET

Inventor： CONTE ANTONINO ,  TOMAIUOLO FRANCESCO ,  LA ROSA FRANCESCO

IPC: H03K20060101

公开(公告)号：FR3093232A1

公开(公告)日：2020-08-28

申请号：FR1901792

申请日：2019-02-22

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  MANTELLI MARC ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: H01L27/11563

Abstract: Le dispositif (DIS) de fonction physiquement non-clonable, comporte un ensemble (ENS) de paires (P) de transistors (OTP1, OTP2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors (OTP1, OTP2) et pour identifier des paires de transistors dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C2, E1) d’un transistor de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2

公开(公告)号：FR3056861B1

公开(公告)日：2018-11-23

申请号：FR1658937

申请日：2016-09-23

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: H03L3/00 ,  H03K3/03

公开(公告)号：FR3033076B1

公开(公告)日：2017-12-22

申请号：FR1551530

申请日：2015-02-23

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: G11C16/08 ,  G11C8/10

Abstract: L'invention concerne une mémoire (M1) comprenant un plan mémoire (MA1) comprenant au moins deux rangées de cellules mémoire, un premier circuit pilote (DO) relié à une ligne de contrôle de la première rangée de cellules mémoire, et un deuxième circuit pilote (D1) relié à une ligne de contrôle de la deuxième rangée de cellules mémoire. Selon l'invention, le premier circuit pilote (DO) est réalisé dans un premier caisson (DWO), le deuxième circuit pilote est réalisé dans un deuxième caisson (DW1) isolé électriquement du premier caisson, et les deux rangées de cellules mémoire sont réalisées dans un caisson de plan mémoire (MW, PMW) isolé électriquement des premier et deuxième caissons.

公开(公告)号：FR3021803A1

公开(公告)日：2015-12-04

申请号：FR1454893

申请日：2014-05-28

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C7/18 ,  G11C16/02 ,  H01L21/8242

Abstract: L'invention concerne une mémoire non volatile (MA2) sur substrat semi-conducteur , comprenant : une première cellule mémoire comportant un transistor à grille flottante (TRi,j) et un transistor de sélection (ST) ayant une grille de contrôle verticale enterrée (CSG), une seconde cellule mémoire (Ci,j+i) comportant un transistor à grille flottante (TRi,j+i) et un transistor de sélection (ST) ayant la même grille de contrôle (CSG) que le transistor de sélection de la première cellule mémoire, une première ligne de bit (RBLj) reliée au transistor à grille flottante (TRi,j) de la première cellule mémoire, et une seconde ligne de bit (RBLj+1) reliée au transistor à grille flottante (TRi,j+i) de la seconde cellule mémoire (Ci,j+i).

公开(公告)号：FR3000838B1

公开(公告)日：2015-01-02

申请号：FR1350097

申请日：2013-01-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DALLE-HOUILLIEZ HELENE

IPC: H01L21/3205 ,  H01L21/3215 ,  H01L21/8242

公开(公告)号：FR3000842A1

公开(公告)日：2014-07-11

申请号：FR1350133

申请日：2013-01-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  LA ROSA FRANCESCO ,  DELALLEAU JULIEN

IPC: H01L29/732 ,  G11C11/21

Abstract: L'invention concerne un circuit intégré comprenant un transistor (T1) comprenant des première et seconde bornes de conduction et une borne de commande. Le circuit intégré comprend en outre une pile composée d'une première couche diélectrique (13), d'une couche conductrice (14) et d'une seconde couche diélectrique (15), la première borne de conduction comprenant une première région de semi-conducteur (R1) formée dans la première couche diélectrique (13), la borne de commande comprenant une seconde région de semi-conducteur (R2) formée dans la couche conductrice (14), et la seconde borne de conduction comprenant une troisième région de semi-conducteur (R3) formée dans la seconde couche diélectrique (15).

公开(公告)号：FR2987696A1

公开(公告)日：2013-09-06

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

Abstract: L'invention concerne un procédé de lecture et d'écriture de cellules mémoire (C31, C32) comprenant chacune un transistor à accumulation de charges (FGT31, FGT32) et un transistor de sélection (ST31,ST32), comprenant les étapes consistant à : appliquer une tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST31) d'une cellule mémoire, appliquer une tension de lecture (Vread) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT31) de la cellule mémoire, appliquer la tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST32) d'une seconde cellule mémoire (C32) connectée à la même ligne de bit (BL), et appliquer une tension d'inhibition (Vinh) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT32) de la seconde cellule mémoire, pour maintenir le transistor dans un état bloqué.