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    PROCEDE DE POLARISATION D’UN PLAN DE SOURCE ENTERRE D’UNE MEMOIRE NON VOLATILE A GRILLES DE SELECTION VERTICALES
    11.
    发明专利
    PROCEDE DE POLARISATION D’UN PLAN DE SOURCE ENTERRE D’UNE MEMOIRE NON VOLATILE A GRILLES DE SELECTION VERTICALES 未知

    公开(公告)号：FR3025649A1

    公开(公告)日：2016-03-11

    申请号：FR1458431

    申请日：2014-09-09

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: G11C16/02 ,  H01L29/788

    Abstract: L'invention concerne un procédé de commande d'une mémoire comprenant des cellules mémoire jumelles (C11, C12) formées dans un substrat semi-conducteur (PW), chaque cellule mémoire comprenant un transistor à grille flottante (FGT) comportant une grille de contrôle d'état (CG), en série avec un transistor de sélection (ST) comportant une grille de contrôle de sélection (SGC) verticale, commune aux deux cellules mémoire, et une source connectée à une ligne de source (n0) enterrée, commune aux cellules mémoire, les drains des transistors à grille flottante d'une paire de cellules mémoire jumelles étant connectés à une même ligne de bit (BL), le procédé comprenant une étape de commande d'une cellule mémoire de manière à la rendre passante pour relier la ligne de source à une ligne de bit (BL, MBL, PBL) reliée à la masse, pendant une étape de programmation ou de lecture d'une autre cellule mémoire.

    PROCEDE DE FABRICATION D’UNE MEMOIRE NON VOLATILE
    14.
    发明专利
    PROCEDE DE FABRICATION D’UNE MEMOIRE NON VOLATILE 未知

    公开(公告)号：FR3000838A1

    公开(公告)日：2014-07-11

    申请号：FR1350097

    申请日：2013-01-07

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DALLE-HOUILLIEZ HELENE

    IPC: H01L21/3205 ,  H01L21/3215 ,  H01L21/8242

    Abstract: L'invention concerne un procédé de fabrication dans un substrat semi-conducteur (WF, PW) de transistors à grille verticale (ST31, ST32), comprenant les étapes d'implantation dans la profondeur du substrat d'une couche d'isolation dopée (NISO), pour former une région de source des transistors, réaliser dans le substrat des premières tranchées d'isolation (STI) parallèles, et des secondes tranchées (11) perpendiculaires aux premières tranchées, atteignant la couche d'isolation et isolées du substrat par une première couche d'isolation (18), déposer une première couche conductrice (19) sur la surface du substrat et dans les secondes tranchées, graver la première couche conductrice pour former des grilles verticales (SGC) de transistors dans les secondes tranchées, et des plages de connexion (23) de grille verticale entre l'extrémité des secondes tranchées et un bord du substrat, en conservant une zone de continuité (25) dans la première couche conductrice entre chaque plage de connexion et une seconde tranchée, et implanter des régions dopées (n2) de chaque côté des secondes tranchées, pour former des régions de drain des transistors.

    MEMOIRE NON VOLATILE COMPORTANT DES TRANSISTORS DE SELECTION VERTICAUX
    15.
    发明专利
    MEMOIRE NON VOLATILE COMPORTANT DES TRANSISTORS DE SELECTION VERTICAUX 未知

    公开(公告)号：FR2996680A1

    公开(公告)日：2014-04-11

    申请号：FR1259659

    申请日：2012-10-10

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  GOASDUFF YOANN

    IPC: H01L21/8239

    Abstract: L'invention concerne un procédé de fabrication sur un substrat semi-conducteur (WF, PW) d'une mémoire non volatile (MEM1), comprenant les étapes d'implantation dans la profondeur du substrat d'une première région dopée (NISO) formant une région de source de transistors de sélection (ST31, ST32), formation dans le substrat (PW), d'une grille enterrée (SGC) comprenant des parties profondes (G1) s'étendant entre une face supérieure du substrat et la première région dopée, implantation entre deux parties profondes adjacentes de la grille enterrée, d'une seconde région dopée (n4) formant une région de drain commune de transistors de sélection communs d'une paire de cellules mémoire, les transistors de sélection de la paire de cellules mémoire présentant ainsi des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, et implantation le long de bords supérieurs opposés de la grille enterrée, de troisièmes régions dopées formant des régions de source de transistors à accumulation de charge.

    PROCEDE DE FABRICATION D'UNE MEMOIRE NON VOLATILE
    16.
    发明专利
    PROCEDE DE FABRICATION D'UNE MEMOIRE NON VOLATILE 未知

    公开(公告)号：FR2987697A1

    公开(公告)日：2013-09-06

    申请号：FR1251968

    申请日：2012-03-05

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

    IPC: H01L21/8246 ,  H01L23/12 ,  H01L27/112

    Abstract: L'invention concerne un procédé de fabrication d'une mémoire non volatile comprenant au moins deux cellules mémoire (C31, C32) comportant chacune un transistor à accumulation de charges (FGT31, FGT32) en série avec un transistor de sélection (ST31, ST32), comprenant les étapes consistant à réaliser une grille enterrée (SGC) dans le substrat; implanter, le long d'un premier bord supérieur de la grille enterrée (SGC), une première région dopée (n2) formant une région de drain du transistor de sélection (ST31) d'une première cellule mémoire, et, le long d'un second bord supérieur de la grille enterrée, une seconde région dopée (n2) formant une région de drain du transistor de sélection (ST32) d'une seconde cellule mémoire (C32), et une étape consistant à implanter une troisième région dopée (NISO) s'étendant le long de deux bords inférieurs de la grille enterrée et formant une région de source (S) des transistors de sélection.

    Dispositif de fonction physiquement non-clonable à transistors, et procédé de réalisation
    18.
    发明专利
    Dispositif de fonction physiquement non-clonable à transistors, et procédé de réalisation 未知

    公开(公告)号：FR3093232A1

    公开(公告)日：2020-08-28

    申请号：FR1901792

    申请日：2019-02-22

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  MANTELLI MARC ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: H01L27/11563

    Abstract: Le dispositif (DIS) de fonction physiquement non-clonable, comporte un ensemble (ENS) de paires (P) de transistors (OTP1, OTP2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors (OTP1, OTP2) et pour identifier des paires de transistors dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C2, E1) d’un transistor de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2

    PROCEDE DE FABRICATION SIMULTANEE DE DIFFERENTS TRANSISTORS
    19.
    发明专利
    PROCEDE DE FABRICATION SIMULTANEE DE DIFFERENTS TRANSISTORS 未知

    公开(公告)号：FR3064111A1

    公开(公告)日：2018-09-21

    申请号：FR1752069

    申请日：2017-03-14

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

    Inventor： JULIEN FRANCK ,  NIEL STEPHAN ,  RICHARD EMMANUEL ,  WEBER OLIVIER

    IPC: H01L21/331 ,  H01L21/822 ,  H01L29/72

    Abstract: L'invention concerne un procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières (LV), deuxièmes (MV) et troisièmes (HV) zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique (16) et une première couche de silicium polycristallin (18) sur les troisièmes zones ; b) déposer une seconde couche de diélectrique (20) sur les deuxièmes zones ; c) déposer une couche d'interface (21) sur les premières zones ; d) déposer une couche de matériau à forte permittivité (22) puis une couche de matériau métallique (24) sur les premières et secondes zones ; e) déposer une seconde couche de silicium polycristallin (26) sur les premières, deuxièmes et troisièmes zones ; f) définir les grilles des transistors dans les troisièmes zones (HV) ; et g) définir les grilles des transistors dans les premières et deuxièmes zones.

    CELLULES MEMOIRE JUMELLES ACCESSIBLES INDIVIDUELLEMENT EN LECTURE
    20.
    发明专利
    CELLULES MEMOIRE JUMELLES ACCESSIBLES INDIVIDUELLEMENT EN LECTURE 未知

    公开(公告)号：FR3021803A1

    公开(公告)日：2015-12-04

    申请号：FR1454893

    申请日：2014-05-28

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: G11C7/18 ,  G11C16/02 ,  H01L21/8242

    Abstract: L'invention concerne une mémoire non volatile (MA2) sur substrat semi-conducteur , comprenant : une première cellule mémoire comportant un transistor à grille flottante (TRi,j) et un transistor de sélection (ST) ayant une grille de contrôle verticale enterrée (CSG), une seconde cellule mémoire (Ci,j+i) comportant un transistor à grille flottante (TRi,j+i) et un transistor de sélection (ST) ayant la même grille de contrôle (CSG) que le transistor de sélection de la première cellule mémoire, une première ligne de bit (RBLj) reliée au transistor à grille flottante (TRi,j) de la première cellule mémoire, et une seconde ligne de bit (RBLj+1) reliée au transistor à grille flottante (TRi,j+i) de la seconde cellule mémoire (Ci,j+i).

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