Détection d'une impulsion électromagnétique

    公开(公告)号:FR3112004A1

    公开(公告)日:2021-12-31

    申请号:FR2006815

    申请日:2020-06-29

    Abstract: Détection d'une impulsion électromagnétique La présente description concerne un circuit intégré comprenant un premier dispositif (1) de détection d'une impulsion électromagnétique comportant : une première antenne boucle (ANT1) réalisée dans une structure d'interconnexion (IT) du circuit intégré, une première extrémité (100) de la première antenne (ANT1) étant connectée à un premier noeud (102) d'application d'un potentiel d'alimentation (Vdd) et une deuxième extrémité (104) de l'antenne (ANT1) étant reliée à un deuxième noeud (106) d'application du potentiel d'alimentation (Vdd) ; et un premier circuit (DET1) connecté à la deuxième extrémité (104) de la première antenne (ANT1) et configuré pour fournir un premier signal (sens1) représentatif d'une comparaison d'un premier courant (iloop1) dans la première antenne (ANT1) avec un premier seuil. Figure pour l'abrégé : Fig. 1

    Détection d'erreurs
    12.
    发明专利

    公开(公告)号:FR3100346A1

    公开(公告)日:2021-03-05

    申请号:FR1909725

    申请日:2019-09-04

    Abstract: Détection d'erreurs La présente description concerne un procédé de détection d'une erreur d'écriture d'une donnée (Data5) en mémoire dans lequel : - au moins deux parties (Code5A, Code5B) de même taille d'un mot binaire (Code5) représentatif de ladite donnée (Data5) sont stockées à la même adresse (AddL5) dans au moins deux circuits mémoire (51, 52) identiques ; et - des signaux internes de commande des deux circuits mémoire (51, 52) sont comparés. Figure pour l'abrégé : Fig. 10

    DISPOSITIF DE PROTECTION D'UNE PUCE DE CIRCUIT INTEGRE CONTRE DES ATTAQUES

    公开(公告)号:FR2976722A1

    公开(公告)日:2012-12-21

    申请号:FR1155343

    申请日:2011-06-17

    Abstract: L'invention concerne une puce de circuit intégré comprenant : une pluralité de caissons (5, 7) parallèles de types de conductivité alternés formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P) ; dans chaque caisson (7) du premier type (P), une pluralité de transistors MOS (13) à canal du second type de conductivité (N), et dans chaque caisson (5) du second type (N), une pluralité de transistors MOS (9) à canal du premier type (P), des transistors de caissons voisins étant reliés en inverseurs (19) ; et un dispositif de protection contre des attaques, comprenant : une couche (23) du second type (N) s'étendant sous ladite pluralité de caissons (5, 7), depuis la face inférieure desdits caissons ; et des régions d'isolation latérale (25) entre les caissons, lesdites régions (25) s'étendant depuis la face supérieure des caissons jusqu'à ladite couche (23).

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