公开(公告)号：FR2905192A1

公开(公告)日：2008-02-29

申请号：FR0653444

申请日：2006-08-24

Applicant: ST MICROELECTRONICS SA

Inventor： GASIOT GILLES ,  JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: G11C11/412

Abstract: L'invention concerne une cellule mémoire susceptible de mémoriser une information sous la forme d'un premier niveau logique et d'un deuxième niveau logique complémentaires l'un de l'autre, comprenant un premier moyen de stockage (MS1) et un deuxième moyen de stockage (MS2) aptes chacun à mémoriser le premier niveau logique et le deuxième niveau logique.Selon l'invention, la cellule mémoire comprend également un moyen de liaison pour, en dehors d'un accès à la cellule mémoire, isoler électriquement une entrée (E1) du premier moyen de stockage à une sortie (S2) du deuxième moyen de stockage, et / ou une entrée (E2) du deuxième moyen de stockage à une sortie (S1) du premier moyen de stockage.Application à la réalisation de mémoires de type SRAM.

公开(公告)号：FR2898223A1

公开(公告)日：2007-09-07

申请号：FR0601832

申请日：2006-03-01

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS ,  DE JONG JEAN JACQUES

IPC: H03K19/003 ,  G06F1/10

Abstract: L'invention concerne un circuit de distribution d'un signal initial (CLK), comprenant un noeud d'entrée (17) recevant le signal initial, une pluralité de noeuds terminaux (32-47) fournissant chacun au moins un signal résultant à un élément de circuit, et différentes branches (50-57) de connexion entre le noeud d'entrée et la pluralité de noeuds terminaux, auxquelles est connectée une pluralité de noeuds intermédiaires (18-31), caractérisé en ce que chaque branche de connexion est dupliquée, de sorte que chaque noeud parmi le noeud d'entrée et les noeuds intermédiaires comprend deux entrées et deux sorties permettant une double propagation du signal initial vers les noeuds terminaux à travers les branches de connexion dupliquées, chaque noeud terminal recevant deux signaux d'entrée images du signal initial et fournissant le signal initial résultant .-image des signaux d'entrée si lesdits signaux d'entrée sont identiques, ou-inactif si les signaux d'entrée sont différents l'un de l'autre.

公开(公告)号：FR2875350A1

公开(公告)日：2006-03-17

申请号：FR0409784

申请日：2004-09-15

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: H03K3/356 ,  H01L23/552 ,  H01L23/62 ,  H03K19/003 ,  H03K19/007

Abstract: Cette bascule comprenant une première porte de transfert de données recevant, en entrée, des données d'entrée de la bascule, une première cellule de verrouillage maître raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave, et une deuxième porte de transfert de donnée disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds (N1, N2, N3, N4) de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud.Les noeuds (N1, N2, N3, N4) de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire.

公开(公告)号：FR2833783B1

公开(公告)日：2004-03-12

申请号：FR0116072

申请日：2001-12-13

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE ,  JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: G11C11/412 ,  H01L27/11 ,  H03K3/037 ,  H03K19/08

Abstract: The integrated circuit has a first (C1) and second (C2) capacitor connected in series between a first and second node. A control wire (450) is connected to the common point between the two capacitors.

公开(公告)号：FR2802339B1

公开(公告)日：2002-03-01

申请号：FR9915564

申请日：1999-12-09

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE

IPC: H01L27/02 ,  H01L27/11 ,  H01L29/78 ,  H01L27/105

Abstract: N+ type gate region (2), drain region (3) and source region (4) are formed on a grounded P+ type substrate (10). N+ type buried layer (6) is extended under drain region and connected to gate region through a diode (8). An Independent claim is also included for SRAM cell.

公开(公告)号：FR3003996B1

公开(公告)日：2015-04-24

申请号：FR1352849

申请日：2013-03-28

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： CLERC SYLVAIN ,  ABOUZEID FADY ,  GIRAUD BASTIEN ,  NOEL JEAN-PHILIPPE ,  ROCHE PHILIPPE ,  THONNART YVAIN

IPC: H01L21/00 ,  G06F1/04 ,  H03K5/19 ,  H03K19/003 ,  H03K19/08

公开(公告)号：FR2965662A1

公开(公告)日：2012-04-06

申请号：FR1057945

申请日：2010-09-30

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 ,  CENTRE NAT RECH SCIENT

Inventor： ABOUZEID FADY ,  CLERC SYLVAIN ,  ROCHE PHILIPPE

IPC: H01L27/105

Abstract: L'invention concerne un circuit d'aide à la lecture disposé pour renforcer la différence de tension entre une paire de lignes de bit complémentaires (BL, ) d'un dispositif mémoire pendant une opération de lecture. Ce circuit d'aide à la lecture comprend un premier transistor (302A, 302B) commandé par le niveau de tension de la première ligne de bit de la paire pour coupler la seconde ligne de bit de la paire à une première tension d'alimentation (VDD) ; et un deuxième transistor (312A, 312B) commandé par le niveau de tension sur la seconde ligne de bit pour coupler la première ligne de bit à une seconde tension d'alimentation (GND).

公开(公告)号：FR2875328B1

公开(公告)日：2007-03-16

申请号：FR0409781

申请日：2004-09-15

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS

IPC: G11C7/02 ,  G11C5/00 ,  G11C11/412 ,  H01L23/552 ,  H01L23/62 ,  H01L27/11

Abstract: A memory cell is protected against current or voltage spikes. The cell includes a group of redundant data storage nodes for the storage of information in at least one pair of complementary nodes. The cell further includes circuitry for restoring information to its initial state following a current or voltage spike which modifies the information in one of the nodes of the pair using the information stored in the other node. The data storage nodes of each pair in the cell are implanted on opposite sides of an opposite conductivity type well from one another within a region of a substrate defining the boundaries of the memory cell.

公开(公告)号：FR2875328A1

公开(公告)日：2006-03-17

申请号：FR0409781

申请日：2004-09-15

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS

IPC: G11C7/02 ,  G11C5/00 ,  G11C11/412 ,  H01L23/552 ,  H01L23/62 ,  H01L27/11

Abstract: Cette cellule de mémoire protégée contre des pics de courant ou de tension comprend un ensemble de noeuds (N1, N2, N3,N4) de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens (MP1,...MP4,MN1,..., MN4) pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud.Les noeuds (N1, N2, N3,N4) de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire.

公开(公告)号：FR2827443A1

公开(公告)日：2003-01-17

申请号：FR0109190

申请日：2001-07-11

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  HUGUES JEAN FRANCOIS ,  FERRANT RICHARD

IPC: H03K19/003 ,  H03K19/007

Abstract: The protection circuit receives an initial clock signal and transmits at least one, in particular three or four, resultant clock signals to a downstream circuit. The protection circuit comprises an input circuit receiving the input clock signal and generating two intermediate clock signals which are images of the initial clock signal, and a recombination circuit which delivers the resultant clock signals which are the images of the intermediate clock signals if the intermediate clock signals are identical, or inactive, that is corresponding to a high impedance, if the intermediate signals are different, as in an event causing a peak in current or voltage. The input circuit comprises two buffers, preferentially distanced in the circuit design, whose inputs are connected together to the circuit input, and whose outputs deliver the intermediate clock signals . The recombination circuit is specified in three embodiments, and comprises complex and simple inverter circuits. In the first embodiment, it comprises three complex inverter circuits, where the first complex inverter comprises two p-type and two n-type transistors connected in series between a supply voltage terminal and a ground; the gates of p-type and n-type transistors in pairs are connected to two inputs of the complex inverter. In the second embodiment, the recombination circuit comprises one complex inverter and three simple inverters; the simple inverter comprises a pair of transistors, p-type and n-type, connected in series between a supply voltage terminal and a ground; the gates of transistors are connected together to the inverter input; the recombination circuit delivers four resultant clock signals. In the third embodiment, the recombination circuit comprises two complex inverters and two simple inverters, and delivers four resultant clock signals. A clock circuit for an integrated circuit as claimed comprises the protection circuit, where the protection circuit is connected between the circuit input utilizing the clock signal and a part of a branch of the clock circuit.