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公开(公告)号：FR2845784A1
公开(公告)日：2004-04-16
申请号：FR0212663
申请日：2002-10-11
Applicant: ST MICROELECTRONICS SA
Inventor： URARD PASCAL
Abstract: The data memory is a stack of depth 2N where N is integer, and has two random access memories (10,20) each having 2N-1 storage locations. A controller (1) manages reading and writing of data into one of the memories, or the direct transmission of data to multiplexors (30,40). The memory outputs are connected to the multiplexors. The multiplexor outputs are sampled (50) to provide output.
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公开(公告)号：FR3056364B1
公开(公告)日：2018-10-05
申请号：FR1658753
申请日：2016-09-19
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS INT NV
Inventor： URARD PASCAL , TRIPATHI ALOK KUMAR
IPC: H03K3/356
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公开(公告)号：FR3002390A1
公开(公告)日：2014-08-22
申请号：FR1351447
申请日：2013-02-20
Applicant: ST MICROELECTRONICS SA , ASS SUPELEC
Inventor： SIMON THIERRY , LE DORTZ NICOLAS , URARD PASCAL
Abstract: Le signal échantillonné comporte plusieurs trains d'échantillons (m[k]) respectivement issus de plusieurs convertisseurs analogiques/numériques temporellement entrelacés. Le procédé comprend, après une phase transitoire, pour chaque échantillon courant (m[k]) de chaque train issu du convertisseur correspondant, une élaboration d'un mot numérique de correction (mcm[k]) appartenant à une séquence pseudo-aléatoire de mots numériques dont la moyenne des valeurs est égale ou quasi égale à une valeur du décalage (ôm[k]) dudit convertisseur correspondant estimée à partir des valeurs d'échantillons du train issu du convertisseur correspondant, et une soustraction dudit mot numérique de correction (mcm[k]) par exemple à cet échantillon courant (m[k]).
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公开(公告)号：FR2976723A1
公开(公告)日：2012-12-21
申请号：FR1155406
申请日：2011-06-20
Applicant: ST MICROELECTRONICS SA , STERICSSON SA
Inventor： HASBANI FREDERIC , URARD PASCAL , BLISSON FABRICE , JACQUET DAVID
IPC: H01L23/58
Abstract: L'invention concerne un procédé d'alimentation d'un système intégré, le procédé comprenant des étapes consistant à : fournir au système des tensions d'alimentation (Vdd), de masse (Gnd) et de polarisation de caissons, les tensions de polarisation de caisson comprenant une tension de polarisation de caissons de transistors MOS à canal p (Vbpf, Vbpr), supérieure ou inférieure à la tension d'alimentation, et une tension de polarisation de caissons de transistors MOS à canal n (Vbnf, Vbnr), inférieure ou supérieure à la tension de masse, sélectionner par le système parmi les tensions fournies, selon qu'une unité de traitement (PU) du système se trouve dans une période d'activité ou d'inactivité, des tensions à fournir pour polariser les caissons des transistors MOS de l'unité de traitement, et fournir les tensions sélectionnées aux caissons des transistors MOS de l'unité de traitement.
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15.发明专利
公开(公告)号：FR2891419A1
公开(公告)日：2007-03-30
申请号：FR0509788
申请日：2005-09-23
Applicant: ST MICROELECTRONICS SA
Inventor： PAUMIER LAURENT , URARD PASCAL , COMMINGES MARTIAL
Abstract: Un système réalisé par exemple sous la forme d'un SoC comprend un premier démodulateur (54a) pour générer un premier flux d'informations à décoder (S1), et un second démodulateur (54b) pour générer un second flux d'informations à décoder (S2), et un décodeur par blocs (52). Le décodeur par blocs comprend une mémoire d'entrée pour mémoriser des blocs d'informations du premier flux d'informations et des blocs d'informations du second flux d'informations et, une unité de décodage par blocs configurée pour traiter, à partir de la mémoire d'entrée, les blocs d'informations des premier et second flux d'informations.
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Patent Agency Ranking
公开(公告)号：FR2871975B1
公开(公告)日：2006-08-11
申请号：FR0451307
申请日：2004-06-22
Applicant: ST MICROELECTRONICS SA
Inventor： URARD PASCAL , PAUMIER LAURENT
Abstract: An LDPC decoder has a determined number of processing units operating in parallel. Storage circuitry contains first words having a juxtaposition of a first type of message. The storage circuitry also contains second words having a juxtaposition of a second type of message. A message provision unit provides each processing unit with the messages. A message write unit may write words into the storage circuitry in a way that depends on the contents of the words. The message provision unit may provide data in a way that depends on the contents of the words.
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公开(公告)号：FR2871976A1
公开(公告)日：2005-12-23
申请号：FR0451308
申请日：2004-06-22
Applicant: ST MICROELECTRONICS SA
Inventor： URARD PASCAL , PAUMIER LAURENT
Abstract: L'invention concerne un décodeur (41, 60, 70) LDPC comprenant des modules de traitement (24) adaptés à recevoir des premiers messages et à fournir des seconds messages à partir des premiers messages reçus ; des première et seconde mémoires à accès unique (42, 44) ; et des moyens (32, 34, 38, 39 ; 62, 74) adaptés à lire des premiers mots dans les première et seconde mémoires, chaque premier mot contenant des premiers messages ; à fournir des premiers messages aux modules de traitement à partir des premiers mots lus ; à former des seconds mots, chaque second mot contenant des seconds messages fournis par les modules de traitement ; et à écrire les seconds mots dans les première et seconde mémoires, lesdits moyens étant adaptés à lire un premier (respectivement second) mot dans la première mémoire et simultanément à écrire un second (respectivement premier) mot dans la seconde mémoire.
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公开(公告)号：FR3069121B1
公开(公告)日：2020-01-24
申请号：FR1756565
申请日：2017-07-11
Inventor： URARD PASCAL , CACHO FLORIAN , HUARD VINCENT , TRIPATHI ALOK KUMAR
IPC: H03K19/007 , G11C11/34 , H03K19/20
Abstract: L'invention concerne une bascule comprenant : une entrée de données (D) et une entrée (104) d'horloge (CLK) ; des entrée (TI) et sortie (TQ) de chaîne de test ; un circuit de surveillance (106) adapté à générer une alerte (F) si le temps entre l'arrivée d'une donnée et un front de l'horloge est inférieur à un seuil ; et un circuit de transmission d'alerte (204), adapté à, pendant une période de surveillance, appliquer un niveau d'alerte sur la sortie (TQ) de chaîne de test en cas d'alerte générée par le circuit de surveillance, et à appliquer le niveau d'alerte sur la sortie de chaîne de test lorsqu'un niveau d'alerte est reçu à l'entrée (TI) de chaîne de test.
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公开(公告)号：FR3069121A1
公开(公告)日：2019-01-18
申请号：FR1756565
申请日：2017-07-11
Inventor： URARD PASCAL , CACHO FLORIAN , HUARD VINCENT , TRIPATHI ALOK KUMAR
IPC: H03K19/007 , G11C11/34 , H03K19/20
Abstract: L'invention concerne une bascule comprenant : une entrée de données (D) et une entrée (104) d'horloge (CLK) ; des entrée (TI) et sortie (TQ) de chaîne de test ; un circuit de surveillance (106) adapté à générer une alerte (F) si le temps entre l'arrivée d'une donnée et un front de l'horloge est inférieur à un seuil ; et un circuit de transmission d'alerte (204), adapté à, pendant une période de surveillance, appliquer un niveau d'alerte sur la sortie (TQ) de chaîne de test en cas d'alerte générée par le circuit de surveillance, et à appliquer le niveau d'alerte sur la sortie de chaîne de test lorsqu'un niveau d'alerte est reçu à l'entrée (TI) de chaîne de test.
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公开(公告)号：FR3056364A1
公开(公告)日：2018-03-23
申请号：FR1658753
申请日：2016-09-19
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS INT NV
Inventor： URARD PASCAL , TRIPATHI ALOK KUMAR
IPC: H03K3/356
Abstract: Le circuit de bascule synchrone de rétention (CBSR) comprend un premier module (M1) adapté à être alimenté par une source d'alimentation interruptible (SAI) et un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente (SAP). Le premier module (M1) comporte un premier étage de verrou (EV1) et un deuxième étage de verrou (EV2) configurés pour stocker au moins une donnée (D) en présence de ladite source d'alimentation interruptible (SAI), des moyens de transmission (MT) adapté à être commandés par un deuxième signal de commande (SC2) et configurés pour délivrer ladite au moins une donnée (D) au deuxième module (M2) avant une coupure de ladite source d'alimentation interruptible (SAI), le deuxième module (M2) étant configuré pour conserver ladite au moins une donnée (D) pendant ladite coupure, et des moyens de restitution (MR) adaptés à être commandés par un premier signal de commande (SC1) et configurés pour restituer ladite au moins une donnée (D) à l'issue de ladite coupure. Seul le deuxième signal de commande (SC2) reste actif pendant la coupure de la source d'alimentation interruptible (SAI).
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